安徽工业大学数字逻辑课程设计报告书.pdfVIP

. 数字逻辑课程设计 ：振华 班级：网 124 学号： 129074422 一、设计任务要求 数字时钟是由振荡器、分频器、计秒电路、计分电路、计时电路组成。计时采 . . . . 用 24h 和 12h 两种。当接通电源或数字钟走时出现误差，都需要对数字钟作时、 分、秒时间校正。本次设计的具体要求如下： 1、 显示时、分、秒的十进制显示，采用 24 小时制。 2、 校时功能。 3、 整点报时。 二、设计思路 1、数字钟的组成原理图 数字式电子钟实际上是一个对标准 1Hz 进行计数的计数电路 ! 秒计数器满 60 后向分计数器进位 ,, 分计数器满 60 后向时计数器进位 , 时计数器按 24翻 1 规律计数 , 计数输出经译码器送 LED 显示器 , 由于计数的起始时间不可能与标准 时间一致 , 故需要在电路上加上一个校时电路。 同时标准的 1Hz时间信号必须做 到准确、稳定，通常使用石英晶体振荡器电路构成， 如下图所示为数字式电子钟 的构成原理框图。 时显示器 分显示器 秒显示器 时译码器 分译码器 秒译码器 时计数器 时计数器 时计数器 校时电路 振荡器 分频器 . . . . 2、数字钟设计方案 为完成上述功能， 可以把数字钟系统划分为三部分： 时针源 （即标准秒钟的产生 电路）主体电路，扩展电路。主体电路 EDA设计又可划分为计时电路、 校时电路、 译码显示电路 3部分。 3、底层电路设计 时针源——晶体振荡器电路给数字式电子钟提供一个频率稳定、准确的 32768Hz的方波信号 , 将 32768Hz的高频方波信号经 32768次分频后得到 1Hz 的方 波信号供秒计数器进行计数 , 实现该分频功能的计数器相当于 15 级二进制计数 器。 计时电路——时间计数器电路由秒个位、 秒十位计数器，分个位、分十位 计数及时个位、时十位计数电路构成。其中，秒个位和秒十位计数器，分个位和 分十位计数为六十进制计数器， 而根据设计要求时个位和时十位构成的为二十四 进制计数器，时间计数单元共有：时计数，分计数和秒计数 3部分，根据设计要 求时计数单元为一个二十四进制计数器，共输出为两位 8421BCD码形式；分计数 和秒计数单元为六十进制计数器 ! ，共输出也为两位 8421BCD码。图 1和图 2 分别 给出了 60进制计数器和 24进制逻辑图。 图一、 60进制计数器 . . . . 图二、 24进制计数器 校时电路——当刚接通电源或走时出现误差时都需要对时间进行校正。 对时 间的校正是通过截断正常的计数通路， 而用频率较高的方波信号