第六章_数字数据通信技术.pptVIP

全双工、半双工传输 数字信号传输 需要导向媒体 半双工：一条传输路径 全双工：两条独立传输路径（如：两对双绞线） 模拟信号传输—无线传输 如果站点发送、接收使用同一频率（半双工） 如果站点发送、接收使用不同频率（全双工） 模拟信号传输—有线传输 如果同一频率，两条独立线路（全双工） 如果两个频率，一条独立线路（全双工） * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 数据与计算机通信  第六章:数字数据通信技术 异步和同步传输 并行传输 串行传输 异步与同步传输 接收器根据接收比特的到达时间及持续时间进行采样。 时序问题：希望有一个机制能保证发送器与接收器之间的同步 两种方式 异步 同步 异步 避免传输无中断的长比特流 数据的传输是一次一个字符，字符长度5~8比特不等 在每个字符内保持时序正确 在每个新字符开始时，接收器可重新取得同步 空闲状态 = ‘1’ 起始比特 = ‘0’ 数据位 = 5~8 个比特, 从最低有效位开始传输 校验比特: 奇数或者偶数 停止元素: ‘1’ ，长度= 1、1.5或2 比特 如果时序错误，会发生比特或帧差错 异步传输 (示意图) 异步传输 – 性能 如果发送的是稳定的字符流，那么两个字符之间的间隔是统一的，等于停止元素的宽度。 在空闲状态，接收器等待从1到0的跳变 在下一个数据间隔采样 (字符长度为7)，采样7次 在下一个间隔采样奇偶校验位 在下一个间隔采样停止位(停止元素) 然后等待下一个1到0的跳变，以进行下一个字符的传输 简单、便宜 每个字符需要2~3个比特的额外开销 (约20%) 利于传输时间间隙大的数据(键盘) 同步 – 比特级 比特块的传输没有起始比特和停止比特 比特块可能很长 时钟必须达到同步 可以使用一条独立的时钟线路 短距离传输表现良好 长距离传输会受到损伤（时钟信号） 将时钟信息嵌入到数据信号中 数字信号 – 曼彻斯特编码 模拟信号 – 载波频率 同步 – 数据块级 让接收器能够判断数据块的开始和结束 使用前同步码、控制信息和后同步码 帧 = 实际数据+前同步码+后同步码+控制信息 同步传输比异步传输更有效（更低的额外开销） HDLC 包含 48 比特的额外开销 1000个字符的数据块 % 额外开销 = 48 / (1000 * 8 + 48) * 100% = 0.6% 同步帧格式 差错类型 电磁信号易受来自各种噪声干扰 单比特差错: 0 ? 1 or 1 ? 0 突发性差错: 多个比特发生改变 单比特差错 数据单元中只有一个比特发生改变 突发性差错 两个或更多的比特发生改变 突发差错未必连续的比特出错 最有可能在串行传输中发生 影响的比特数与数据率与噪声持续时间有关 差错检测过程 冗余 增加额外比特,以便在接收端进行错误检测 检测方法 四种冗余校验 VRC,LRC和CRC: 在数据链路层使用 校验和:上层使用 垂直冗余校验(VRC) Vertical Redundancy Check 通常称为奇偶校验(parity check) 每个数据单元增加一个校验位 偶校验或奇校验 VRC性能 可以检测所有的单比特错误 假设使用偶校验 如果每个数据单元中有奇数个比特发生差错，它可以用来检测突发性差错 如果偶数个比特发生差错，那么就无法检测 纵向冗余校验(LRC) Longitudinal Redundancy Check 把比特块分成若干行，并向块中增加一个冗余行 LRC性能 增加了检测突发差错的可能性 N个比特位的LRC校验: 容易检测出N个比特位突发性差错 增加了检测出超过N比特突发差错可能性 一种错误隐蔽的模式 一个数据单元的两个比特损坏 另一个数据单元相同位置两个比特也损坏11000011 01000010 循环冗余校验(CRC) 给定一个k比特的数据块（报文），发送器生成一个(n-k)比特的帧检验序列(Frame Check Sequence，FCS) 发送n比特帧，这个帧可以被一些预先设定的数值整除 接收器用同样的数值对接收到的帧进行除法运算 如果没有余数，则认为没有差错 数学证明如下 循环冗余校验(CRC) T = 要发送的n比特帧D = k比特数据块，或报文F = (n-k)比特帧检验序列(FCS)P = (n-k+1)比特的特定比特序列,预定的除数我们希望T/P没有余数 T = 2n-kD + F 2n-kD/P=Q+R/P T = 2n-kD + F = 2n-kD + R, R:FCS T/P = (2n-kD + R)/P=Q