时序逻辑电路设计ppt演示文稿.pptVIP

超大规模集成电路基础2011第7章 时序逻辑电路设计;本章重点;时序逻辑电路 输出不仅取决于当前的输入值，也取决于原先的输入值。即它具有记忆功能;7.1.1 时序电路的时间参数;推导系统级的时序约束条件： 最小时钟周期T T ? tc-q + tplogic + tsu 时序电路工作的时钟周期T必须能容纳电路中任何一级的最长延时 对寄存器维持时间的要求 tcdregister + tcdlogic ? thold 这一约束保证了时序元件的输入数据在时钟边沿之后能够维持足够长的时间，而不会因新进入的数据流而过早改变;7.1.2 存储单元的分类;不同类型存储元件的定义 一个边沿触发的存储元件称为寄存器 锁存器是一个电平敏感的器件 由交叉耦合的门构成的任何双稳态元件称为触发器(flip-flop);7.2 静态锁存器和寄存器;7.2.1 双稳态原理;亚稳态的概念 改变电路状态的方法： 切断反馈环路 (见7.2.2 多路开关型锁存器) 触发强度超过反馈环(实现静态后台存储器的主要方法);7.2.2 多路开关型锁存器;CLK;(a) 电路图 (b) 不重叠时钟 ;7.2.3 主从边沿触发寄存器;图7.10 利用多路开关构成的主从型正沿触发寄存器;多路开关型主从寄存器的时序特性;例7.1 利用SPICE进行时序分析 ;图7