有符号位的除法器课程设计报告.pdfVIP

有符号 5 位整数除法器设计与制作 1．课程设计的性质、目的和任务 创新精神和实践能力二者之中，实践能力是基础和根本。这是由 于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是 创新的源泉，也是人才成长的必由之路。 通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备 初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决 问题的能力，培养学生的创新精神。 2. 课程设计基本要求 掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握 电子 器的正确使用方法，以及掌握利用计算机进行 电子设计自动化 (EDA)的基本方法。 3. 设计课题要求 设计一个两个五位数相除的整数除法器。用发光二极管显示输入 数值，用 7 段显示器显示结果十进制结果。除数和被除数分两次输入， 在输入除数和被除数时，要求显示十进制输入数据。采用分时显示方 式进行，可参见计算器的显示功能。 4. 设计内容: 有符号 5 位整数除法器设计与制作 根据系统设计要求，系统设计采用自顶向下的设计方法。顶层设 计采用原理图设计方式，系统的整体组装设计原理图如下图所示，它 由除法器输入模块、除法实现模块和显示译码模块三部分组成。 4.1 除法器输入模块 本除法器的被除数和除数(有符号 5 位整数)分两次输入，设置两 个标志位 A 和 B，A 和 B 的初值均为 0。当 A=1 ，B=0 时，输入为被除 数；当 A=1 ，B=1 时，输入为除数。将被除数和除数分别送至显示电路， 以十进制形式显示，同时送入除法实现电路进行除法运算。 输入模块的源程序如下： 1 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SHURU1 IS PORT(LOADA,LOADB,CLK:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(4 DOWNTO 0); A,B:OUT STD_LOGIC_VECTOR(4 DOWNTO 0)); END SHURU1; ARCHITECTURE BEHAVE OF SHURU1 IS BEGIN PROCESS(LOADA,LOADB,DIN,CLK) BEGIN IF( CLKEVENT AND CLK=1) THEN IF (LOADA=1AND LOADB=0)THEN A=DIN; END IF; IF (LOADA=1 AND LOADB=1)THEN B=DIN; 2 END IF; END IF; END PROCESS; END BEHAVE; 生成模块如图（1-1）所示： 如图（1-1） 本模块的仿真波形如图（1-2）所示： 如图（1-2） 4.2 除法实现模块 本模块作用是将输入的被除数和除数进行除法运算，输出商 和余数。 计算前在 A 和 B 端口输入被除数和除数，然后在 Load 线上 送高 电平，把数据存到除法计算电路内部，然后经过若干个时钟周期， 计算出商和余数，并在 SH 和 YU 端输出。 其实现方法是，将除法器分为两个状态：等待状态与运算状态。开 始时除法器处于等待状态，在该状态，在每一时钟上升沿，采样 Load 信号线，若是低电平，则仍处于等待状态，如果采样到高电平，除法器