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专业: 电子信息工程
专业: 电子信息工程
姓名: 吴峰
学号: 3051131053
日期: 2007.1.4
地点: 东一B 415
课程名称:_________数字电路实验____________指导老师:___屈民军___ 成绩:__________________
实验名称:实验三 用HDL语言设计组合逻辑电路 实验十一 用HDL语言设计时序电路 实验类型:_同组学生姓名:_
实验目的和要求(必填)
掌握用AHDL、VHDL、或Verilog HDL硬件描述语言来设计组合逻辑电路。掌握译码器和编码器的功能和设计。
初步了解实验板中的LED数码显示器。
掌握用MAX+PlusII对逻辑电路进行逻辑功能、延时等各种仿真的方法。
掌握用AHDL、VHDL、或Verilog HDL硬件描述语言来设计时序逻辑电路的方法和计数器、分频器、移位寄存器、序列信号发生器电路等常用时序电路的HDL语言描述方法。
掌握用MAX+PlusII软件对AHDL、VHDL或Verilog HDL硬件描述语言进行快速编译和逻辑综合、逻辑功能仿真、延时分析等各种实验过程。
实验内容和原理(必填)
用AHDL、VHDL或Verilog HDL硬件描述语言设计一个驱动七段LED共阳数码管的十六进制译码器,有一个使能信号EN,EN为高电平时正常工作,EN为低电平时数码管不显示。
用AHDL、VHDL或Verilog HDL硬件描述语言来设计多模加/减计数器,具有异步清零、计数使能功能。另外,功能输入控制信号S1,S0与模关系如下表所示:
S1
S0
模
功能
0
0
10
10进制加法计数器
0
1
10
10进制减法计数器
1
0
12
12进制加法计数器
1
1
12
12进制减法计数器
主要仪器设备(必填)
计算机、功能模块。
操作方法和实验步骤
(1)采用状态机设计程序如下:
module encoder(a,b,c,d,e,f,g,NB1,NB2,NB3,NB4,NB5,NB6,NB7,NB8,EN,D3,D2,D1,D0);
output a,b,c,d,e,f,g;
output NB1,NB2,NB3,NB4,NB5,NB6,NB7,NB8;
input EN,D3,D2,D1,D0;
reg a,b,c,d,e,f,g;
assign NB1=!EN;
assign NB2=1;
assign NB3=1;
assign NB4=1;
assign NB5=1;
assign NB6=1;
assign NB7=1;
assign NB8=1;
always @(D3 or D2 or D1 or D0)
begin
case({D3,D2,D1,D0})
4b0000: {a,b,c,d,e,f,g}=7b0000001;
4b0001: {a,b,c,d,e,f,g}=7b1001111;
4b0010: {a,b,c,d,e,f,g}=7b0010010;
4b0011: {a,b,c,d,e,f,g}=7b0000110;
4b0100: {a,b,c,d,e,f,g}=7b1001100;
4b0101: {a,b,c,d,e,f,g}=7b0100100;
4b0110: {a,b,c,d,e,f,g}=7b0100000;
4b0111: {a,b,c,d,e,f,g}=7b0001111;
4b1000: {a,b,c,d,e,f,g}=7b0000000;
4b1001: {a,b,c,d,e,f,g}=7b0001100;
4b1010: {a,b,c,d,e,f,g}=7b0001000;
4b1011: {a,b,c,d,e,f,g}=7b1100000;
4b1100: {a,b,c,d,e,f,g}=7b0110001;
4b1101: {a,b,c,d,e,f,g}=7b1000010;
4b1110: {a,b,c,d,e,f,g}=7b0110000;
4b1111: {a,b,c,d,e,f,g}=7b0111000;
endcase
end
endmodule(2)进行仿真,结果如下:
(3)延时分析:
(4)管脚分配
a接73脚,b接76脚,c接4脚,d接10脚,e接8脚,f接74脚,g接81脚;
NB1接79脚,NB2接75脚,NB3接77脚,NB4接80脚,NB5接9脚,NB6接11脚,NB7接15脚,NB8接12
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