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电 子 设 计 自 动 化 大 作 业题 目 数字秒表设计 学 院 控制科学与工程学院 班级 自 动 化 0803 姓 名 学 号 二 OO 一一年五月十二日题 目：数字秒表的设计一、设计要求：(1)数字秒表的计时精度是 10ms; (2)复位开关可以在任何情况下使用，计时在计时过程中，只要按一下复位开关， 计时器就清零，并做好下次计时的准备； （3）具有启/停开关，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关则停止计时。 (4)数字秒表的计时范围是 0 秒~59 分 59.99 秒，显示的最长时间为 59 分 59 秒 二、总体设计：1、总体结构图输 入 信 号通过 3-8 译码器控制 8 位数码管的亮 灭Sel 模块选择时钟 的分 秒和 毫秒输入到 CHOICE 中 控制选择模块输 出的数据通过数据的编码 控制数码管的显 示2、各模块功能1) SEL 模块：将扫描信号输给选择(CHOICE)模块 2）选择模块：按扫描信号的指定选择输出 3）3-8 译码模块：通过 SEL 给的信号来控制 8 位数码管位的亮灭 4）计时模块：分别对毫秒，秒，分计时 5)显示模块：通过 CHOICE 模块的输出信号来控制 三、单元模块设计1、模块名: sel 模块设计模块功能: CLK 为扫描时钟脉冲，SELOUT 端不停的发出扫描到的信号端口定义: CLK 为信号输入端SELOUT[2..0]为选择到的信号输出VHDL 源程序library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sel is port(clk: in std_logic; selout: out std_logic_vector(2 downto 0)); end sel; architecture one of sel is signal count: std_logic_vector(2 downto 0); begin process(clk) begin if clkevent and clk=1 then if (count=101) then count=000; else count=count+1; end if; end if; end process; selout=count; end one; （4）仿真结果 说明：来一个上升沿，SELOUT 的值增 1，可以证明模块是正确的。 2、模块名:选择模块设计 模块功能: 按扫描信号的指定选择输出 端口定义: a,b,c 为控制信号； data1[3..0], data2[3..0], data3[3..0], data4[3..0], data5[3..0], data6[3..0]分别是毫秒的低位，毫秒的高 位，秒的低位，秒的高位，分的低位，分的高位的数据值； ch_out[3..0]为选择输出端。 VHDL 源程序library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity choice is port (a,b,c:in std_logic; data1,data2,data3,data4,data5,data6:in std_logic_vector(3 downto 0); ch_out:out std_logic_vector( 3 downto 0) ); end choice; architecture behave of choice is signal ch:std_logic_vector(2 downto 0); begin ch(2)=c; ch(1)=b; ch(0)=a; process(ch) begin case ch is when000=ch_out=data1; when001=ch_out=data2; when010=ch_out=data3; when011=ch_out=data4; when100=ch_out=data5; when101=ch_out=data6; when others= null; end case; end process; end behave; （4）仿真结果 说明：abc 的值递增，ch_out 选择输出 data1,data2,data3,data4,data5,data6 的 值，证明模块是正确的 3、模块名: 3-8 译码模