基于fpga的数字时钟设计毕业设计论文.pdf

摘 要 本设计为一个多功能的数字时钟，具有时、分、秒计数显示功能，以 24 小时循环 计数；具有校对功能 本设计采用 EDA 技术，以硬件描述语言 Verilog HDL 为系统逻 辑描述语言设计文件，在 QUARTUSII 工具软件环境下，采用自顶向下的设计方法，由 各个基本模块共同构建了一个基于 FPGA 的数字钟 系统由时钟模块、控制模块、计时模块、数据译码模块、显示以及组成。经编译和 仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别 显示，按键进行校准，整点报时，闹钟功能 关键词：数字时钟，硬件描述语言，Verilog HDL ，FPGA Abstract The design for a multi-functional digital clock, with hours, minutes and seconds count display to a 24-hour cycle count; have proof functions function. The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in QUAETUSII tools environment, a top-down design, by the various modules together build a FPGA-based digital clock. The main system make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable logic device to download verification, the system can complete the hours, minutes and seconds respectively, using keys to cleared , to calibrating time. And on time alarm and clock for digital clock. Keywords ： digital clock,hardware description language,Verilog HDL,FPGA 目 录 I II III 第一章 绪论 1.1. 选题意义与研究现状 在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。目前应用 的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在 地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场 所的时间显示 随着现场可编程门阵列( field program-mable gate array，FPGA) 的出现，电子系 统向集成化、大规模和高速度等方向发展的趋势更加明显， 作为可编程的集成度较高 的ASIC，可在芯片级实现任意数字逻辑电路，从而可以简化硬件电路，提高系统工作速 度，缩短产品研发周期。故利用 FPGA 这一新的技术手段来研究电子钟有重要的现实意 义。设计采用 FPGA 现场可编程技术，运用自顶向下的设计思想设计电子钟。避免了硬 件电路的焊接与调试，而且由于 FPGA 的 I /O 端口丰富，内部逻辑可随意更改，使得数 字电子钟的实现较为方便 本课题使用 Cyclo