基于vhdl的语言数字钟的设计.pdfVIP

HEFEI UNIVERSITY 课程设计报告 题　　目 基于 VHDL 语言数字钟的设计 系　　别 年级专业 姓　　名 指导老师 完成时间 摘 要 本设计主要研究基于 VHDL 的语音数字钟的设计，该数字钟具有年、月、日、时、分、 秒计数显示功能，以 24 小时循环计数；具有校对功能、整点报时以及清零、使能功能。 本设计主要是在介绍了 EDA 及 VHDL 一些相关基本知识的基础上，进一步采用 EDA 技 术，以硬件描述语言 VHDL 为系统逻辑描述手段设计文件，在 Max+plusII 工具软件环境下， 采用自顶向下的设计方法，由各个基本模块共同构建了一个多功能语音数字钟，最后通过 仿真出时序图实现预定功能。其中，重点叙述了数字钟的设计原理和分模块实现的方法， 详细介绍了各模块的设计程序并给出了各模块的波形仿真图及分析，最后通过在 Max+plusII 上进行时序仿真，调试运行，在硬件测试后，验证了所设计的系统达到了预 先设计目标