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EDA 技术与 VHDL 第 2 章 PLD 硬件特性与编程技术 2.1 概 论 输入 缓冲 电路 与 阵 列 或 阵 列 输出 缓冲 电路 输 入 输 出 … … 图 2-1 基本 PLD 器件的原理结构图 2.1 概 论 2.1.1 PLD 的发展历程 熔丝编程的 PROM 和 PLA 器件 AMD 公 司推出 PAL 器件 GAL 器件 FPGA 器 件 EPLD 器 件 CPLD 器 件 内嵌复杂 功能模块 的 SoPC 2.1.2 PLD 的分类 可编程逻辑器件（ PLD ） 简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA 图 2-2 按集成度 (PLD) 分类 2.3 CPLD 的结构与工作原理 图 2-26 MAX7000 系列的单个宏单元结构 2.3 CPLD 的结构与工作原理 图 2-27 MAX7128S 的结构 1 ．逻辑阵列块 (LAB) 2.3 CPLD 的结构与工作原理 2 ．宏单元 逻辑阵列、 乘积项选择矩阵 、可编程寄存器 全局时钟信号。 全局时钟信号由高电平有效的时钟信号使能。 用乘积项实现一个阵列时钟。 2.3 CPLD 的结构与工作原理 3 ．扩展乘积项 局部连线 共享扩展 项提供的 “与非” 乘积项 宏单元的 乘积项 逻辑 宏单元的 乘积项 逻辑 图 2-28 共享扩展乘积项结构 3 ．扩展乘积项 图 2-29 并联扩展项馈送方式 共享扩展项 并联扩展项 2.3 CPLD 的结构与工作原理 4 ．可编程连线阵列 (PIA) 图 2-30 PIA 信号布线到 LAB 的方式 5 ． I/O 控制块 图 2-31 EPM7128 S 器件的 I/O 控制块 2.4 FPGA 的结构与工作原理 2.4.1 查找表逻辑结构 图 2-32 FPGA 查找表单元 查找表 LUT 输入1 输入2 输入3 输入4 输出 2.4.1 查找表逻辑结构 图 2-33 FPGA 查找表单元内部结构 2.4.2 Cyclone 系列器件的结构与原理 图 2-34 Cyclone LE 结构图 2.4.2 Cyclone 系列器件的结构与原理 图 2-35 Cyclone LE 普通模式 data1 addnsub data2 data3 4- input LUT 4- input LUT cin data4 Reg Reg sload sclear aload clock ena aclr 行、列 直连线布线 LUT 链 寄存器链 行、列 直连线布线 行、列 直连线布线 寄存器链 输入 2.4.2 Cyclone 系列器件的结构与原理 图 2-36 Cyclone LE 动态算术模式 同步装载 清零逻辑 寄 存 器 两个 2 输入 LUT ( 进位 ) 寄存器 控制信号 寄存器链 输入 Data1 Data2 Data3 行、列和 直连线布线 局部布线 两个 2 输入 LUT ( 和 ) 寄存器链 输出 addnsub 进位输出 逻辑 进位输入 逻辑 LAB 进位输入 进位输入 0 进位输入 1 进位输出 1 进位输出 0 2.4.2 Cyclone 系列器件的结构与原理 图 2-37 Cyclone LAB 结构 LE1 LE2 LE3 LE4 LE5 LE6 LE7 LE8 LE10 LE9 4 4 4 4 4 4 4 4 4 4 控制信号 局 部 互 连 LAB 输入信号 LUT 链 和 寄存器链 LE 反馈信号连线 2.4.2 Cyclone 系列器件的结构与原理 图 2-38 LAB 阵列 2.4.2 Cyclone 系列器件的结构与原理 图 2-39 LAB 控制信号生成 CLR2 CLR1 ASYNCLOAD /LABPRE SYNCLOAD CLK1 CLKENA1 LAB 行 Clock 至每个寄存器 / 6 CLK2 CLKENA2 SYNCCLR ADDNSUB 局部互连 局部互连 局部互连 局部互连 局部互连 局部互连 2.4.2 Cyclone 系列器件的结构与原理 图 2-40 快速进位选择链 和 1 和 2 和 3 和 4 A2 A3 A4 LE1 和 5 A5 和 6 和 7 和 8 和 9 和 10 LAB 进位输出 A6 A7 A8 A9 A10 Le1 Le2 Le4 A1 B1 B2 B3 B4 LE4 LE2 Le3 0 1 LAB 进位输入 LE3 LE5 B5 LE6 LE7 LE8 0 1 LE9 LE10 B6 B7 B8 B9 B10 A + B + 1 A B A + B + 0 LAB 进位输入 1