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四选一数据选择器 设计与仿真 SpadesQ SUN YAT-SEN UNIVERSITY 1.QuartusII 软件的具体设计步骤 1.1 建立文件夹 在这个文件夹里创建二级文件夹my4s1 存放相应项目、程序文件；在一级文件夹里存放RTL 电路 和仿真波形文件。 1.2 创建工程 通过File => New Project Wizard 为工程指定工作目录、分配工程名称以及指定最高层设计实体的名 称为my4s1 。 1.3 设计输入 通过File => New 菜单命令，在随后弹出的对话框中选择VHDL File 选项，点击OK 按钮。通过 File => Save As 命令，将其保存，并加入到项目中。 在VHDL 界面输入两输入与门程序，然后通过File => Save As 命令保存。 1.4 综合和编译 选择Processing =>Start Compilation,检查程序语法错误，并生成RTL 图。 执行Tools =>Netlist Viewer =>RTL Viewr, 生成RTL 图。 1.5 模拟仿真 在File 菜单下，点击New 命令。在随后弹出的对话框中，选中Vector Waveform File 选项。 进入波形编辑器窗口工具条。指定模拟终止时间。 Edit => Node Finder,点击List 按钮，列出电路所有的端子，全部拉入波形区。 编辑输入激励信号波形. 分别选中a ，b，c ，d ，s1 ，s2 信号,指定为不同的clock ，en 分高低电平测 试。 功能仿真：Processing=>Generate Functional Simulation Netlist，使用命令Processing=>Simulator Tool ，选择fundamatol ，开始仿真。 【注】本设计使用QuartusII 9.1 版本，内有仿真器。 2.程序设计 library IEEE; use IEEE.std_logic_1164.all ; entity my4s1 is port (a: in std_logic; b : in std_logic; c: in std_logic; d: in std_logic; en: in std_logic; s1: in std_logic; s2: in std_logic; y: out std_logic); end my4s1; architecture Behavioral of my4s1 is signal s:std_logic_vector(1 downto 0); signal y1:std_logic; begin process (en,y1) begin if (en= '0')then y<= y1; else y<= '1'; end if ; end process ; s<= s2&s1; y1<= a when s= "00" else b when s= "01" else c when s= "10" else d; end Behavioral; 3.RTL 电路 四选一数据选择器RTL 电路 4.功能仿真 波形图：  en=0 四选一数据