十进制计数器设计版.docxVIP

最新资料推荐 最新资料推荐 PAGE PAGE # 十进制计数器设计 一、 实验目的：熟悉Quartus II的Verilog 文本设计流程全过程，学习十进制计数器的设 计、仿真，掌握计数器的工作原理。 二、 实验原理：计数器属于时序电路的范畴，其应用十分普遍。该程序设计是要实现带有 异步复位、同步计数使能和可预置型的十进制计数器。该计数器具有 5个输入端口（ CLK、 RST、EN、LOAD、DATA ）。CLK输入时钟信号； RST起异步复位作用， RST=0，复位； EN是时钟使能，EN=1，允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存 器加载数据；DATA是4位并行加载的数据。有两个输出端口（ DOUT和COUT ）。DOUT 的位宽为4，输出计数值，从 0到9； COUT是输出进位标志，位宽为 1,每当DOUT为9 时输出一个高电平脉冲。 RST在任意时刻有效时，如 CLK非上升沿时，计数也能即刻清 0； 当EN=1，且在时钟 CLK的上升沿时刻 LOAD=0，4位输入数据 DATA被加载，但如果此 时时钟没有上升沿，尽管出现了加载信号LOAD=0,依然未出现加载情况；当 EN=1,RST=1 ,LOAD=1时，计数正常进行，在计数数据等于 9时进行输出高电平。 三、 实验任务：在Quartus II上将设计好的程序进行编辑、编译、综合、适配