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静态时序分析 什么是静态时序分析？ 套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint）。 “静态”：分析流程不需要通过输入激励的方式进行仿真。 特点：速度快，覆盖率100% 确定芯片最高工作频率 通过时序分析可以控制工程的综合、映射、布局布线等环节，减少延迟，从而尽可能提高工作频率 检查时序约束是否满足 可以通过时序分析来查看目标模块是否满足约束，如不满足，可以定位到不满足约束的部分，并给出具体原因，进一步修改程序直至满足时序要求 分析时钟质量 时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通过时序分析可以验证其对目标模块的影响 前端设计流程—时序分析 前端设计流程—时序分析 我们选用的静态时序分析工具同样是目前使用最广泛的，来自Synopsys公司的PrimeTime。 时序分析 综合后STA 建立时间不符合--重新设计 保持时间不符合-此处修改或布局后修改（根据大小） 采用的统计线载模型 前端设计流程—时序分析 三阶段时序分析的区别 布局后STA： 布局工具将关键单元彼此靠近放置用以最小化路径延迟 修改保持时间违例（或根据违例程度选择布线后修改） 三阶段时序分析的区别 前端设计流程—时序分析 布线后STA： 加入寄生电容和RC连线延迟 修正保持时间（插入缓冲器） 最接近实际情况 三阶段时序分析的区别 前端设计流程—时序分析 前端设计流程 前端的基本设计流程，从输入需求到输出网表的过程。 主要步骤为： RTL设计 验证 静态时序分析 覆盖率 FPGA测试 ASIC综合 时序分析和验证时出现的错误可能需要反复重做前面几步才能解决 是一个迭代优化的过程。 覆盖率作为一种判断验证充分性的手段已成为验证工作的主导。 前端设计流程--覆盖率 覆盖率的分类 从目标上分，可将覆盖率大体分为两类： 代码覆盖率： 作用：检查代码是否冗余，设计要点是否遍历。 被检测对象：RTL代码 检测方法：工具自动生成 功能覆盖率： 作用：检查功能是否遍历。 被检测对象：自定义容器 检测方法：自定义收集条件 前端设计流程--覆盖率 代码覆盖率可分为： 行覆盖率 分支覆盖率 路径覆盖率 条件覆盖率 翻转覆盖率 状态机覆盖率 功能覆盖率可分为： 基于控制的功能覆盖率 基于数据的功能覆盖率 前端设计流程--覆盖率 覆盖率的分类 验证阶段可以分为单元验证（UT）阶段、集成验证（IT）阶段和系统验证（ST）阶段。 单元验证阶段，关心的是模块功能和模块质量，此时出口条件为代码覆盖率。一般业内常用的出口条件是：行覆盖率达到100％，分支覆盖率达到100％，条件覆盖率达到95％，状态机覆盖率达到90％，对没有覆盖的需给出合理的说明。 集成验证阶段，关心的系统的功能，以及模块与模块之间的接口，此时出口条件为功能覆盖率。一般业内常用的出口条件是：功能覆盖率达到90％，对没有覆盖率的需给出合理的说明。 前端设计流程--覆盖率 覆盖率与验证阶段 功能覆盖率高、代码覆盖率低： 验证计划不充分，需要增加功能覆盖点。 代码覆盖率高、功能覆盖率低： 设计没有实现指定的功能。 前端设计流程--覆盖率 验证充分性探讨 前端设计流程--覆盖率 前端设计流程 前端的基本设计流程，从输入需求到输出网表的过程。 主要步骤为： RTL设计 验证 静态时序分析 覆盖率 FPGA验证 ASIC综合 时序分析和验证时出现的错误可能需要反复重做前面几步才能解决 是一个迭代优化的过程。 工具：synplify 、xilinx的ISE/Vivado、altera的quartus ISE Synplify synplify的综合效果（体现在时序、面积上）要比ISE和quartus好推荐采用 synplify进行综合生成一个edf网表文件，然后在ISE或quartus中建立一个工程， 将该edf文件作为一个底层文件添加到这个工程中，由ISE或quartus进行下一步 的布局布线工作。