ic设计流程及工具.docx

任务 工具 RTL与门级仿真 Synopsys VCS/VSS Mentor ModelSim Cadence, Verilog-XL Cadence, NC-Verilog RTL and Gate-level 设计纠错 Novas Debussy 功耗优化与分析 Synopsys, Power Compiler 逻辑综合 Synopsys, Design Compiler 扫描插入 a. Synopsys, Design Compiler-Ultra Plus 存储器内建自测试(BIST) UniChip, UBST 自动测试生成(ATPG)与故障仿真 a. Synopsys, Tetra MAX 延时计算 a. Synopsys, Prime Time b. Celestry, MDC 静态时序分析 a. Synopsys, Prime Time b. Cadence, Pearl 平面规划 Cadence, Design Planner 布局布线 a. Avant! Apollo b . Cadence, Silicon Ensemble 时钟树综合 a. Avant! Apollo b . Cadence, CT-Gen CT-PKS 形式验证 Synopsys Formality 物理验证 Mentor Graphics Calibre RC参数提取 Cadence Hyper Extract Simplex Qx, Fire Ice 晶体管级功耗模拟 Synopsys PowerMill 电路级仿真 a. Avant! Star-Hspice b. Cadence Spectre 純［FPGA/CPLD典型的FPGA设计流程 skycanny 发表于 2005-12-8 22:17:00 转自EDA专业论坛 作者：lixf 1.设计输入 1.设计输入 设计的行为或结构描述。 典型文本输入工具有 UltraEdit-32 和Editplus.exe. 3) 典型图形化输入工具 -Mentor 的 Renoir。” 4) 我认为 UltraEdit-32 。 代码调试 对设计输入的文件做代码调试，语法检查 2) 典型工具为 Debussy。 前仿真 1) 功能仿真 2) 验证逻辑模型 (没有使用时间延迟 ) 典型工具有 Mentor公司的 ModelSi”、Synopsys公司的 VCS和VSS Aldec公司的 Active、Ca dense 公司的 Nc。 我认为做功能仿真 Synopsys公司的VCS和VSS速度最快，并且调试器最好用， Mentor公司的 ModelSi” 对于读写文件速度最快，波形窗口比较好用 综合 1) 把设计翻译成原始的目标工艺 最优化 合适的面积要求和性能要求 典型工具有 Mentor 公司的 LeonardoSpectru” 、 Synopsys 公司的 DC、 Synplicity 公司的 Synp lify 。 推荐初学者使用 Mentor 公司的 LeonardoSpectru” ，由于它在只作简单约束综合后的速度和面 积最优，如果你对综合工具比较了解，可以使用 Synplicity 公司的 Synplify 。 5. 布局和布线 映射设计到目标工艺里指定位置 指定的布线资源应被使用 由于 PLD市场目前只剩下 Altera ， Xilinx ， Lattice ，Actel ，QuickLogic ，Atmel 六家公司， 其中前5家为专业PLD公司，并且前3家几乎占有了 90%的市场份额，而我们一般使用 Altera， Xilinx 公司的PLD居多，所以典型布局和布线的工具为 Altera 公司的Quartus II 和Maxplus II 、 Xilinx 公司的 ISE 和 Foudation 。 4)Maxplus II 和 Foudation 分别为 Altera 公司和 Xilinx 公司的第一代产品，所以布局布线一 般使用 Quartus II 和 ISE。 后仿真 时序仿真 验证设计一旦编程或配置将能在目标工艺里工作(使用时间延迟) 时序分析 4) 一般借助布局布线工具自带的时序分析工具， 也可以使用 Synopsys 公司的 PrimeTime 软件和 Mentor Graphics 公司的 Tau timing analysis 软件。 8. 验证合乎性能规范 8. 验证合乎性能规范 2) 在板编程和测试器件。 1) 验证合乎性能规范，如果不满足，回到第一步 9. 版图设计 1) 验证版版图设计。