第四章VHDL设计初步(2).pptVIP

第 4 章 VHDL设计初步 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 * * 图4-11 全加器f_adder电路图及其实体模块 cout ain bin sum cin or2a f e d u3 u2 u1 b a c co so b co so b h_adder a h_adder a cout ain bin sum cin or2a f e d u3 u2 u1 b a c co so b co so b h_adder a h_adder a 图4-10 半加器h_adder电路图及其真值表 4.3.1 半加器描述 【例4-16】 LIBRARY IEEE; --半加器描述(1)：布尔方程描述方法 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT S