第四章VHDL设计初步(1).pptVIP

第 4 章 VHDL设计初步 4.0 VHDL基本知识 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2.4 异步时序电路设计 【例4-15】 ... ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGIN PRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ; PRO2: PROCESS