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Verilog HDL 6 位数码管扫描驱动
生成0-999999 的数字用于显示
module DIGIT_CREATE_MODULE(CLK,RST,Number); in put CLK,RST;
output [19:0] Number;
reg [ 22: 0] rCLK_DIV;
reg [19:0] rNumber;
always @ ( posedge CLK or negedge RST) if (!RST)
begi n
rCLK_DIV= 22D0;
rNumber= 20 D0;
end
else if (rCLK_DIV== 22 D4999999)
begi n
rCLK_DIV= 22D0;
elseif (rNumber== 20 D999999) rNumber=20 D0; rNumber=rNumber+ 1 B1;
else
end
else rCLK_DIV＜二rCLK_DIV+ 1 B1;
assig n Number二rNumber; en dmodule
数码管驱动
module DIGIT_MODULE(CLK,RST,DIG,SEL,BCDO,BCD1,BCD2,BC
D3,BCD4,BCD5);
in put CLK,RST;
output [ 7: 0] DIG;
output [5:0] SEL;
in put [ 3: 0] BCD0,BCD1,BCD2,BCD3,BCD4,BCD5;
parameter N0 = 8 N1 = 8
N2 = 8 N3 = 8 N4 =
8
N5 = 8 N6 = 8 N7 =
8 N8 = 8 N9 = 8
reg [7:0] rD0,rD1,rD2,rD3,rD4,rD5;
always @ ( posedge CLK or negedge RST)
if (!RST)
begi n rDO二NO; rD1=N0; rD2=N0; rD3=N0; rD4=N0; rD5=N0;
end else begi n
case (BCDO)
D0:
rD0=N0;
4D1:
rD0=N1;
4D2:
rD0=N2;
4D3:
rD0=N3;
4D4:
rD0=N4;
4D5:
rD0=N5;
4D6:
rD0=N6;
4D7:
rD0=N7;
4D8:
rD0=N8;
4D9:
rD0=N9;
default
rD0=N0;
endcase ;
case (BCD1)
4D0:
rD1=N0;
4D1:
rD1=N1;
4D2:
rD1=N2;
4D3:
rD1=N3;
4D4:
rD1=N4;
4D5:
rD1=N5;
4D6:
rD1=N6;
4D7:
rD1=N7;
4D8:
rD1=N8;
4D9:
rD1=N9;
default
rD1=N0;
endcase ;
case (BCD2)
DO:
rD2=N0;
4D1:
rD2=N1;
4D2:
rD2=N2;
4D3:
rD2=N3;
4D4:
rD2=N4;
4D6:
rD2=N6;
4D7:
rD2=N7;
4D8:
rD2=N8;
4D9:
rD2=N9;
default
rD2=N0;
endcase ;
case (BCD3)
4D0:
rD3=N0;
4D1:
rD3=N1;
4D2:
rD3=N2;
4D3:
rD3=N3;
4D4:
rD3=N4;
4D5:
rD3=N5;
4D6:
rD3=N6;
4D7:
rD3=N7;
4D8:
rD3=N8;
4D9:
rD3=N9;
default
rD3=N0;
endcase ;
case (BCD4)
4D1: rD4=N1;
4D2:
rD4=N2;
4D3:
rD4=N3;
4D4:
rD4=N4;
4D5:
rD4=N5;
4D6:
rD4=N6;
4D7:
rD4=N7;
4D8:
rD4=N8;
4D9:
rD4=N9;
default
rD4=N0;
endcase ;
case (BCD5)
4D0:
rD5=N0;
4D1:
rD5=N1;
4D2:
rD5=N2;
4D3:
rD5=N3;
4D4:
rD5=N4;
4D5:
rD5=N5;
4D6:
rD5=N6;
4D7:
rD5=N7;
4D8:
rD5=N8;
4D9:
rD5=N9;
endcase
end
reg [11:0] rCLK_DIV;
always @ ( negedge CLK or negedge RST)
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