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SOP(系统中SDRA控制器的时序分析 参数名词解释 T：outmax、ThZ：器件在ClOCk的上升沿的时候送出数据， 最大经过Tcoutmax(T HZ)的时间在 器件的管腿输出。 或者：在下一个时钟上升沿来了后，器件会驱动新的信号，在经过最多 Tcoutmax(T HZ) 的时间(相当于输出保持时间)可能把先前驱动的信号冲掉。 这2种解释是等效的。 詡 DON^CARE 詡 DON^CARE MT48LC4M32B2 Thz Toutmin、TOH：在ClOCk的上升沿的时候送出数据， 最小经过Tcoutmin (T Oh)的时间在器件 的管腿输出。 或者：在下一个时钟上升沿来了后，器件会驱动新的信号，在经过最少 Tcoutmin (T OH 的时间(相当于输出保持时间)可能把先前驱动的信号冲掉。 这2种解释是等效的。 TO T1T2 TJ T4CLKCOMMANDOQCAS Latency = 3刀 TO T1 T2 TJ T4 CLK COMMAND OQ CAS Latency = 3 刀 DOM-T CARE UNDEFINED MT48LC4M32B2 Toh Tsu、Tds：输入建立时间，采样前信号保持不变的时间。 Th、Th、Tdh：采样保持时间，采样后信号需要继续维持不变的时间。 滞后、超前是相对的，比如，系统时钟滞后 SDRAM时钟与SDRAM时钟超前系统时钟， 这2种说法是一致的。 R_TLag、WJk、R_Tead、W_Tad都是时间，如果计算中这些值有小于 0的情况，说明 时序设计无法满足实际要求。 连接 Nios II 和 SDRAM SDRAM 和Nios II 连接的典型电路框图如下图所示。 SDRAM和System使用同一个 PLL输出时钟，可以保证 Controller Clock 和SDRAM Clock的相对抖动比较小。外部 晶振的时钟送入 PLL，然后由PLL产生两个同频的时钟一个供给 Nios II系统使用，另 一个供给 SDRAM使用。(把 PLL设置成Zero Buffer Mode 可以比较方便地控制 SDRAM Clock和输入时钟 Extern Clock的相位关系。)Nios II系统中的SDRAM控制器和SDRAM 通过双向数据线以及其它的单向控制线和 SDRAM目连。 SDRAM Clock 通常是E0输出或者 C2输出，E0和C2都是PLL专用于输出外部时钟 的，有比较小的抖动。由于一个 FPGA中通常有若干个 PLL，综合后使用哪个 PLL是由 输入时钟 Extern Clock 决定的，所以 SDRAM Clock必须和Extern Clock 是同一个 PLL 的专用输入管腿和专用输出管腿。调试 SDRAR和Nios II的最关键是调整 SDRAICIock 的相位。下面推导 SDRAM Clock和Extern Clock 的相位关系。 SDRAMS钟超前系统时钟Figure 1-5. Calculating trw Maximum SDRAM Clock LeadWrite CyclehiAidRead CydeSCRAM ClodkController ClockRead Lead = d (SDRAklt -丰(FPGA)Controller GlockWnte Dais■CO_MAX SDRAMS钟超前系统时钟 Figure 1-5. Calculating trw Maximum SDRAM Clock Lead Write Cycle hiAid Read Cyde SCRAM Clodk Controller Clock Read Lead = d (SDRAklt -丰(FPGA) Controller Glock Wnte Dais ■CO_MAX 徉 tq 护 P3a： snFiftM eg _J vvciie Lead = rCL? - koMAX - os (spham-[ 控制器读，SDRAM!。R_Tead = Tcoutmin (SDRAM)-Th (FPGA) 四、控制器写，SDRAM读。W_Tad =Tclk— (Tcoutmax(FPGA)+ T su(SDRAM)) SDRAMS钟滞后系统时钟 四、 Fl|?? 1 -S. Calculating the Maximum SDRAM Clock Lag Wrh? CyckSDRAM CkxKCurtlndleir Clddktco—— Wrh? Cyck SDRAM CkxK Curtlndleir Clddk tco ——4- 上 (DH S5flJAIi WrilB Lag -tizo Mik (FPGA^Iqh (SDRAM) I Read DetBT 1