2021FPGA电子秒表计时器verilog实验报告.docxVIP

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2021FPGA电子秒表计时器verilog实验报告.docx

华中科技大学电子线路设计测试与实验实验报告实验名称用技术设计多功能数字钟院系电子信息与通信学院专业班级姓名学号时间地点实验成绩指导教师年月日实验任务及要求基本要求电子秒表可计时的范围显示用七段数码管显示小数点能够暂停能够在计时结束使用灯光或者声音报警提示提高要求波产生器可输出占空比按递进的波示波器测量查看实验条件实验板实验软件预习要求开发板说明有限状态机数码管扫描显示实验原理电子秒表设计框图模块分析分频模块将系统给定的的频率通过分频模块变成的用来计时和的用来扫描数码管代码如下口工可口七原理输入的

华中科技大学 《电子线路设计、测试与实验》实验报告 实验名称: 用EDA技术设计多功能数字钟 院(系): 电子信息与通信学院 专业班级: 姓名: 学号: 时间: 地点: 实验成绩: 指导教师: 2018年3 月27 日 .实验任务及要求 基本要求:电子秒表 1) 可计时的范围0.00s~99.99s (显示用七段数码管,显示小数点) 2) 能够暂停,能够在计时结束使用灯光或者声音报警提示。 提高要求:PWM波产生器 1)可输出占空比按10%递进的PWM波 (示波器测量查看)。 实验条件 实验板:Nexys4 DDR 实验软件:ISE14.7,ModelSim 预习要求 NEXYS 4 DDR开

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