xilinxfpga设计中如何更好的优化资源.docxVIP

XILINX FPGA 设计中如何更好的优化资源 在设计过程中我们只要注意一些要点，就可以节省下宝贵的芯片资源。下面以 XILINX FPGA为例阐述在设计中如何节约资源。 一从器件角度来理解如何节省资源 FPGA是基于查找表技术的可编程逻辑器件， 其内部包含丰富的资源： CLB，BlockRam 而有些器件还包含了 DSP48等资源。CLB是FPGA的基本逻辑单元，CLB模块不仅可以用 于实现组合逻辑，时序逻辑，还可以配置为分布式 RAM和分布式ROM。每个CLB由2个 或4个相同的Slice和附加逻辑构成，CLB内部结构如图1所示。 COUT COUT CIN CIN 图1 . CLB内部结构 每个Slice由2个LUT，2个FF和进位链构成。图 2即为6输入LUT的内部结构。 图2 . LUT6内部结构 1.利用Slice来优化资源。 巧妙利用Slice可以节约很多的资源，典型的例子就是移位寄存器。对比用代码编写的 32位移位寄存器和用原语调用的 32位移位寄存器，就可以看出怎样利用 Slice节约资源。 用代码编写的32位移位寄存器： always@(posedge elk) begin Q = {Q[30:0],D}; end 用原语调用一个32位移位寄存器: SRL32#(」NIT(32h00000))U_DIV_LATENCY_OIF0[2:0](.CLK(Gclk), .D(Oif_base_q), .Q(Oi f_base_qO), .A0(1b1), .A1(1b1), .A2(1b1), .A3(1b1) , .A4(1b1)); 综合之后可以发现，使用代码会消耗32个FF，而使用原语只要一个 LUT6就可以完成。 用原语生成移位寄存器要比用代码生成寄存器节约 32个触发器资源。当然我们也可以例化 IP核，但是，使用原语会比例化 IP核是由.v和.ngc文件构成的。 在综合和编译的时候还是要调用IP核在complier IP核，但是，使用原语会比例化 IP核是由.v和.ngc文件构成的。 在综合和编译的时候还是要调用 .ngc文件的，这样就会浪费时间。 2.利用BRAM来优化资源 RAM小于18K，我们可以使用BRAM RAM小于18K，我们可以使用 BRAM是一个大头，下面来谈一 DRAM，因为BRAM最小的容量是18K。在资源优化中, 谈如何用BRAM来优化资源。 在ISE中用core generator来生成Block Ram 的时候，会发现里面有 single port （单口）， simple dual port （准双口）， true dual port （双口）这三个选项。这三种模式的比较见表 1。 表1 三种BRAM的比较 功能 功耗 最小容量 si ngle port 最小 最小 18K simple dual port 居中 居中 18K true dual port 最大 最大 36K 我们可以根据需要来选择 BRAM，如果光从节约资源角度来选用双口 RAM的话，可以 优先考虑 simple dual port。 此外，XILINX IP 核中的Build in FIFO 就是利用BRAM做成的，已经将控制的逻辑资 源封装进去了。因此我们能够使用 Build in FIFO时候，直接例化就可以了，无需再耗费额 外的资源了。 3.利用DSP48来优化资源 在V4，V5，V6和S3,S6系列的FPGA中都有DSP48,只是S系列和V系列的位宽不 一样。DSP48可以通过一系列用户指定的算术表达式来完成不同的计算，比如：乘法器， 乘加器，累加等等。如果算术运算调用 DSP48的话，我们可以节约下很多的逻辑资源，并 且运算速度也比较快。DSP48的结构如图3所示： ire 弑4乍■1.-i-r~25图.3 DSP48的结构 ire 弑 4乍 ■ 1. - i - r~ 2 5 图.3 DSP48的结构 二 如何在编码中节省资源 1. 慎用reset复位信号 reset复位信号，这样往往会导致 reset复位信号，这样往往会导致 不加复位信号的移位寄存器 always@(posedge elk) begin Q = {Q[30:0],D}; end 加异步复位信号的移位寄存器 always@(posedge clk or posedge rst) begin if ( rst) Q= 32 b0; else Q = {Q[30:0],D}; End 加同步复位信号的移位寄存器 always@(posedge clk ) begin if ( rst) Q= 32 b0; else Q = {Q[30:0],D}; end 综合后发现，不加复位信号和加了异步复位信号的移位寄存器用了 32 个