试验二不同描述加法器的设计.ppt

实验二加法器设计 程序设计方法 图形输入方法 一、实验目的： 1 、学习和掌握半加器全加器的工作原理和设计方法； 2 、熟悉 EDA 工具 Quartus II 的使用，能够熟练运用 Vrilog HDL 语 言在 Quartus II 下进行工程开发、调试和仿真。 3 、掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入 方法，掌握层次化设计方法。 4 、掌握半加器、全加器采用不同的描述方法。 二、实验内容： （ 1 ） 完成半加器全加器的设计，包括原理图输入，编译、综合、 适配、仿真等。并将半加器电路设置成一个 硬件符号入库 （ 2 ）建立更高层次的原理图设计，利用 1 位半加器构成 1 位全加器， 并完成编译、综合、适配、仿真并硬件测试 （ 3 ） 采用图形输入法设计 1 位加法器分别采用图形输入和文本输入 方法，设计全加器 （ 4 ）实验报告：详细叙述 1 位全加法器的设计流程，给出各层次的 原理图及其对应的仿真波形图，给出加法器的上时序分析情况，最 后给出硬件测试流程和结果。 实验二 加法器设计（一） 三、实验步骤： 1 、建立一个 Project 。 2 、编辑一个 VHDL 程序 要求用 VHDL 结构描述的方法设计一个半加器 3 、对该 VHDL 程序进行编译，修改错误。 4 、建立一个波形文件。（根据真值表） 5 、对该 VHDL 程序进行功能仿真和时序仿真 （一）、半加器 半加器是只考虑两个加数 本身，而不考虑来自低位 进位的逻辑电路 逻辑图 S AB AB ? ? CO=AB h-adder1 真值表描述 h-adder2 行为描述 h-adder3 结构描述 半加器的几种描述方法 实验任务 1 、 半加器 真值表描述方法 -- 半加器真值表描述方法 LIBRARY IEEE; -- 行为描述半加器 USE IEEE STD_LOGIC_1164.ALL ； ENTITY h-adder1 IS PORT( a,b: IN STD-LOGIC; so,co:OUT STD-LOGIC); END h-adder1; Architecture FH1 OF h-adder1 IS Singal abc : STD-LOGIC_vector(1 downto 0); Begin abc=ab;-- 并 Process(abc) — 进程 begin case abc is --- WHEN “00”=SO=‘0;CO=‘0 WHEN “01”=SO=‘1;CO=‘0 WHEN “10”=SO=‘1;CO=‘0 WHEN “11”=SO=‘0;CO=‘1 WHEN OTHERS =UNLL; END CASE; END PROCESS; END ARCHITECTURE FH1; 半加器真值表 A i B i S i C i 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 LIBRARY IEEE;-- 行为描述 ( 抽象描述结构体的功能 ) USE IEEE.STD_LOGIC_1164.ALL; ENTITY half_adder is -- 半加器 PROT(A,B:IN STD_LOGIC; S,C0:OUT STD_LOGIC); END half_adder; ARCHITECTURE be_half_adder OF half+adder IS BEGIN PROCESS( A,B ) BEGIN IF(A=‘0 AND B=‘0) THEN S=‘0;C0=‘0; ELSIF(A=‘0 AND B=‘1) THEN S=‘1 ;C0=‘0; ELSIF(A=‘1 AND B=‘0) THEN S=‘1;C0=‘0; ELSE S=‘0;C0=‘1; ENDIF; END PROCESS; END be_half_adder; 实验任务 2( 二进制加法运算规则描述） 0+0=0 0+1=1 1+0=1 1+1=0 ； C=1; LIBRARY IEEE; -- 行为描述半加器（按逻辑表达式） USE IEEE STD_LOGIC_1164.ALL ； ENTITY h-adder2 IS PORT( a,b: IN STD-LOGIC; so,co:OUT STD-LOGIC); END h-adder2; Architecture FH1 OF h-adder2 IS Begin so=a XOR b ; co=a AND b; END ARCHITECTURE