第2章8086的微处理器.pptVIP

第2章　IA-32结构微处理器及其体系结构;目录;2.1　微处理器的主要性能指标(1);2.1　微处理器的主要性能指标(2);2.2　8086微处理器;2.2.1　8086内部结构;2.2.1　8086内部结构;并行工作方式;2.2.2　8086寄存器结构;2.2.2　8086寄存器结构;2.2.2　8086寄存器结构;;;;为了方便编写程序，4个段寄存器是隐含使用的，但也允许段超越。;1．标志寄存器FLAGS;1．标志寄存器FLAGS （状态标志位）;1．标志寄存器FLAGS （状态标志位）;1．标志寄存器FLAGS （状态标志位）;上述运算后： CF = AF = PF = SF = OF = ZF =;上述运算后： CF = AF = PF = SF = OF = ZF =;1．标志寄存器FLAGS （控制标志位）;1．标志寄存器FLAGS 内容的说明： 在DEBUG环境中用一些符号表示其中标志位的内容： 标志名 取逻辑真 取逻辑假 OF OV NV DF DN UP IF EI DI SF NG PL ZF ZR NZ AF AC NA PF PE PO CF CY NC * DEBUG中不提供TF标志的说明。;2．指令指针寄存器IP 存放即将执行的指令的偏移地址，与CS共同确定即将执行的指令的物理地址。 程序运行过程中，BIU自动修改IP中的内容，使它始终指向将要执行的下一条指令。 转移、调用、中断和返回指令能改变IP值，并将原IP值入栈，或由堆栈恢复原值； 程序不能直接访问IP。;2.2.3 8086外部引脚;2.2.3 8086外部引脚;2.2.3 8086外部引脚;2.2.3 8086外部引脚;2.2.3 8086外部引脚;2.2.3 8086外部引脚;35~38输出状态信息。 35 S6：指示8086当前是否与总线相连，S6=0，表示8086当前与总线相连。 36 S5：表明中断允许标志当前的设置。S5=0，表示CPU中断是关闭的，禁止一切可屏蔽中断源的中断请求；S5=1，表示CPU中断是开放的，允许一切可屏蔽中断源的中断申请。 37-38 S4、S3：指出当前使用段寄存器的情况。;2.2.3 8086外部引脚;2.2.4 8086与8088在引脚上的区别;2.2.5　8086的时钟和总线周期;时钟发生电路8284A;时钟发生电路8284A;2 准备就绪信号 两组准备就绪信号。 ASYNC为低电平时，表示READY输出时插入一个时钟周期延时。;3 复位信号产生 输入RES经过斯密特触发器分频以后，在时钟同频下产生RESET信号送给CPU的RESET引脚(不得少于4个时钟周期)，进行复位。 通常有以下两种情况会产生硬件复位信号： a 电源开关打开 b 按下机箱上的Reset按钮 电路如下所示：;8086/8088 CPU正常工作时，RESET引脚应输入低电平。 一旦RESET引脚变为高电平，CPU进入复位状态，（8086/8088CPU要求加在RESET引脚上的正脉冲信号至少维持4个时钟周期的高电平）， RESET引脚恢复为正常的低电平，CPU进入启动阶段。 在复位状态，CPU初始化，内部的各寄存器被置为初态： CS寄存器置为全“1”（FFFFH）; 其他寄存器清零（0000H）; 指令队列清空 当8086/8088复位后重新启动时，便从内存的FFFF0H单元处开始执行指令。一般在FFFF0H单元存放一条无条件转移指令，转移到系统程序——引导和装配程序（实现系统的初始化、引导监控程序或引导操作系统等功能）。;2.2.5　8086的时钟和总线周期;2.2.5　8086的时钟和总线周期;2.2.5　8086的时钟和总线周期;两个问题 速度匹配： 如果存储器或外设没有准备好， 在T3状态前通过的READY控制线向CPU 发送一个READY 无效信号，CPU则在T3状态后插入等待状态TW ；当READY有效时，则自动进入T4。 空闲状态 总线周期只用于CPU与存储器或I/O之间传送数据和供取指令，否则系统总线处于空闲状态。 空闲状态时，总线状态由前一个总线周期决定： 高4位总线的状态 低16位总线 状态： “读”周期：浮空 “写”周期：数据信息;2.2.6　8086的工作方式;2.2.6　8086的工作方式;2.2.6　8086的工作方式;8位双向三态缓冲器 8286：输出不反相；8287：输出反相 OE为输出允许控制信号，，低电平有效，接8086的DEN T为传送方向控制信号，接8086的DT/R（数据发/收）;24