EDA技术及应用_4.1_VHDL语言的基本知识_第4章_硬件描述语言2.ppt

3．结构化描述方式 在多层次的设计中，直接用门电路设计单元构成一个复杂的逻辑电路的描述方法。它可以将已有的设计成果方便地用到新的设计中去。它主要是描述电路的功能和结构，由顶层模块对底层模块的调用来实现的。此描述方法实现的电路可以综合。在结构化描述中，建模的焦点是端口及其互连关系。 结构化描述的建模步骤如下： （1）元件说明 （2）元件例化 （3）元件配置 例：全加器的结构化描述 全加器设计需要3个源程序： 半加器源程序 或门源程序 全加器源程序 打开word文档 4.混合描述风格  在实际设计工作中，可以采用上述三种描述方式的任意组合，这就是混合描述。 例程（略） 映射语句就是把元件的参数和端口与实际连接的信号对应起来，以进行元件的引用。 VHDL提供了两种映射方法：位置映射和名称映射。 位置映射就是PORT MAP语句中实际信号的书写顺序与COMPONENT语句中端口说明中的信号书写顺序保持一致。 名称映射就是在PORT MAP语句中将引用的元件的端口信号名称赋给结构体中要使用的例化元件的信号， LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY example IS PORT（in1，in2：IN STD_LOGIC； out1：OUT STD_LOGIC）； END example； ARCHITECTURE structure OF example IS COMPONENT and2 GENERIC（DELAY：TIME）； PORT（a：IN STD_LOGIC； b：IN STD_LOGIC； c：OUT STD_LOGIC）； END COMPONENT； BEGIN U1:and2 GENERIC MAP（10 ns） PORT MAP（in1，in2，out）； END structure； U1：and2 GENERIC MAP（10 ns） PORT MAP（a => in1，b=> in2，c => out1）； 位置映射 名称映射 例: 利用元件例化语句描述的全加器 全加器可以由两个半加器和一个或门来组成。将全加器自顶向下分层设计，可以分成两层：底层实体是半加器halfadd和或门gateor，顶层实体就是全加器fulladd。因此用元件例化语句描述全加器，需要3个VHDL程序： halfadd.vhd， gateor.vhd，fulladd.vhd 底层实体描述之半加器描述：halfadd.vhd LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY halfadd IS PORT(a,b:IN STD_LOGIC; sum,hcarry:OUT STD_LOGIC); END; ARCHITECTURE a OF halfadd IS BEGIN sum<=a XOR b; hcarry<=a AND b; END; 底层实体描述之或门描述：gateor.vhd LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY gateor IS PORT(in1,in2:IN STD_LOGIC; y:OUT STD_LOGIC); END; ARCHITECTURE a OF gateor IS BEGIN y<=in1 OR in2; END; 顶层实体描述之全加器描述fulladd.vhd LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY fulladd IS PORT(in1,in2,cin:IN STD_LOGIC; fcarry,fsum:OUT STD_LOGIC); END; ARCHITECTURE a OF fulladd IS SIGNAL temp,carry1,carry2:STD_LOGIC; COMPONENT halfadd PORT(a,b:IN STD_LOGIC; sum,hcarry:OUT STD_LOGIC); END COMPONENT; COMPONENT gateor PORT(in1,in2:IN STD_LOGIC; y:OUT STD_LOGIC); END COMPONENT; BEGIN u0:h