数字系统设计与VerilogHDL .ppt

XXXX大学XXX学院;第9章 Verilog数字电路设计实践;精品资料; 你怎么称呼老师？ 如果老师最后没有总结一节课的重点的难点，你是否会认为老师的教学方法需要改进？ 你所经历的课堂，是讲座式还是讨论式？ 教师的教鞭 “不怕太阳晒，也不怕那风雨狂，只怕先生骂我笨，没有学问无颜见爹娘 ……” “太阳当空照，花儿对我笑，小鸟说早早早……”;基本组合电路的设计1;基本组合电路的设计2;用assign语句描述三态门;基本组合电路的设计 3;2．8-3的优先编码器;续;符号;对该编码器进行仿真，得到???下图所示的波形;基本组合电路的设计 4;基本组合电路的设计 5;7段LED数码管译码电路;源程序;组合逻辑设计要点 ;组合逻辑设计要点 ;结论;基本时序电路的设计 1;基本时序电路的设计 2;基本时序电路的设计 3;数据锁存器;2. 数据锁存器b;基本时序电路的设计 4;数据寄存器;基本时序电路的设计5;移位寄存器;续;基本时序电路的设计6;结论;结论1;结论2;6.3 多层次结构电路的设计;简单的 Verilog HDL 模块;简单的 Verilog HDL 模块;6.3.1 图形与文本混合设计;1、 8位全加器;2、8位寄存器;3．顶层连接;6.3.2 纯文本描述;6.5 数字跑表（以下内容自学）;结构与功能; 该跑表有3个输入端，分别为时钟输入(CLK)、复位(CLR)和启动／暂停(PAUSE)。 复位信号高电平有效，可对整个系统异步清0；当启动／暂停键为低电平时跑表开始计时，为高电平时暂停，变低后在原来的数值基础上再计数。这两个控制信号的作用如表7.1所示。 为了便于显示，百分秒、秒和分钟信号皆采用BCD码计数方式，并直接输出到6个数码管显示出来。 ;源程序;仿真及波形图;下载及验证;6.6 八位数字频率计;测频原理;频率计至少包括：;;返回;6.6.3 设计实现;1. Fre_ctrl控制模块;仿真图;2. Count10计数模块;3. 32位锁存器模块latch_32;6.6.4 仿真与下载;下载; 选择数据类型时常犯的错误 在过程块中对变量赋值时，忘了把它定义为寄存器 类型（reg）或已把它定义为连接类型了（wire） 把实例的输出连接出去时，把它定义为寄存器reg类型了 把模块的输入信号定义为寄存器reg类型了。 这是经常犯的三个错误！！！;Verilog模块中的信号;Verilog模块中的信号要点;Verilog中reg与wire的不同点;Verilog中reg与wire的不同点;Verilog中reg与wire的不同点;注意区分;标量、矢量;Verilog 与 C 的主要不同点;;不同抽象级别的Verilog HDL模型;不同抽象级别的Verilog HDL模型;设计技巧;设计技巧;设计技巧;设计技巧;设计技巧;设计技巧;设计技巧;3.13 设计技巧;设计技巧;设计技巧;作业;实 验 ;实 验 ;代码(十进制显示);续;仿真波形;4个键输入： “1011”;4个键输入： “0101”;实 验 ;参考设计;实验内容;引脚锁定;仿真波形;实 验