电子设计自动化整点报时模块的VHDL设计EDA-整点报时模块的VHDL设计.pptVIP

本模块为整点报时提供控制信号，当分为59，秒为50、52、54、56、58时，Q500输出‘1’，分和秒都为00时，Q1k输出‘1’。这两个信号分别与两个不同的时钟经过与门作用后控制扬声器实现报时。 任务八 整点报时模块的VHDL设计 8.1 VHDL数据类型小节 VHDL中预定义数据类型有： 1). 布尔(BOOLEAN)数据类型：TURE和FALSE 2). 位(BIT)数据类型：‘0’和‘1’ 4). 字符(CHARACTER)数据类型：通常用单引号引起来。 5). 整数(INTEGER)数据类型 3). 位矢量(BIT_VECTOR)数据类型：位矢量只是基 于BIT数据类型的数组。 8.1 VHDL数据类型小节 VHDL中预定义数据类型有： 6).字符串数据类型：用双引号标明 8). 标准逻辑位矢量(STD_LOGIC_VECTOR)数据类型：是基于STD_LOGIC数据类型的数组。 7). 标准逻辑位矢量(STD_LOGIC)数据类型：有9种不同的取值。 8.1 VHDL数据类型小节 说明： 注意在使用7)和8)类型数据时，在程序中必须写出库说明语句和使用包集合的说明语句。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； 8.2 VHDL基本运算 VHDL的基本运算有： 8.2 VHDL基本运算 VHDL的基本运算有： 8.2 VHDL基本运算 VHDL的基本运算有： 8.3 整点报时模块的VHDL设计 整点报时模块ZDBS的VHDL源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY zdbs IS PORT ( clk: IN STD_LOGIC; tenm, onem,tens,ones:IN STD_LOGIC_VECTOR(3 DOWNTO 0 ); q500,qlk: OUT STD_LOGIC ); END zdbs; 端口类型 实体名 数据类型 库 程序包 实体 ARCHITECTURE behav OF zdbs IS BEGIN PROCESS(clk) BEGIN IF clk EVENT AND clk=1 THEN IF tenm=“0101” AND onem=“1001” AND tens=“0101” THEN --若分是59，秒十位是5 IF ones =0000 OR ones =0010 OR ones =0100 OR ones =0110 OR ones =1000 THEN --且秒个位是0、2、4、6、8 结构体 8.3 整点报时模块的VHDL设计 q500=1; ELSE q500=0; END IF; END IF; IF tenm=0000 AND onem=0000 AND tens=0000 AND ones=0000 THEN qlk=1; --整点时1kHz报警输出 ELSE qlk=0; END IF; END IF; END PROCESS; END behav; 结构体 8.3 整点报时模块的VHDL设计