verilog语言编写8位全加器教案资料.pdfVIP

v e r i l o g 语 言 编 写 8 位 全 加 器 8 位全加器 一、 实验目的 用 verilog 语言编写一个 8 位全加器，并在 modelsim 软件上进行仿真。 二、代码 1、源代码： module add8(sum,cout,in1,in2,cin); input [7:0] in1,in2; input cin; output [7:0] sum; output cout; assign {cout,sum}=in1+in2+cin; endmodule 2、激励： `timescale 1ns/100ps module add8_tb; reg[7:0] A,B; reg CIN; wire [7:0] SUM; wire COUT; add8 ul( .sum(SUM), .cout(COUT), .in1(A), .in2(B),