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高精度 DAC 的实用型 CMOS 带隙基准源探讨 电子信息产业、 数字技术的蓬勃发展和 IC 制造工艺方面的快速发展， 在信息数字化的大背景下， DAC 有着良好的市场环境，比如在手机制造、无线网络等领域。因此，在更新速率和稳定性以及功耗方面有着 良好性能的 DAC 将会有更好的市场前景。由于工艺技术到今天已经进入纳米级阶段，所以 DAC 的研制在 工作速度和功耗性能上都有大幅度的提高 [1] 。而想要获得一个高性能的 DAC ，除了工艺制造技术以外，关 键还在于带隙基准源的稳定性等方面。由于带隙基准源的低温度系数的特性，被广泛应用于模拟和混和信 号电路系统中，所以基准电压源产生的参考电压联系着模拟信号和数字信号。如果基准电压产生了 +1% 误 差，则 DAC 模拟输出增加 1% ，原因为 DAC 产生的模拟输出与基准电压和输入数字量的乘积成正比 [2] 。 所以， 基准源的精度指标必须好于 DAC 设计精度指标。 为此设计一种功耗低、 温度系数低和电源抑制比较 高的电压基准源是有必要的。而为提高基准源的性能，减小误差技术成为关键 [3] 。在降低功耗上，提出利 用所有 MOS 管都工作在亚阈值状态，从而实现低功耗 [4] 。还提出利用 MOS 管在不同工作区域的不同导电 特性， 设计了一种全 MOS 结构的电压基准源 [5] ，虽然在低功耗方面基准源的性能有了很大的提升， 但是在 电源抑制特性方面都有待做出调整和改进。在提高电源电压抑制比方面，提出利用带隙电压基本原理，结 合自偏置电流镜以及适当的启动电路，获得一个高电源抑制比的电压基准电路 [6] 。还提出综合考虑设计电 路，消除传统带隙基准电压源中运放的失调电压及电压抑制比对基准源指标的限制 [7] ，其仿真结果显示在 电路性能上依然有着提升的空间。 在综合上述提高带隙基准电压源性能的方法、优缺点和 DAC 的实际应用需求后，本文采用 40 nm CMOS 工艺，在传统的设计原理基础上，为了得到更加稳定的 PTAT 电流，利用了负反馈原理和基本电流 镜等工作机理，同时采用了呈等比例的电阻值设计，来提高电路的稳定性。版图设计中，为了减小 MOS 管的失配性和版图面积，用电阻代替了电流镜结构的自偏置，使得电路结构更简单，实用性更强。 1 带隙基准源的基本设计原理 传统的带隙基准源的基本设计原理是利用运算放大器正负两输入端静态工作点相同的特性， 还同时利 用双极性晶体管 V 具有负温度系数和处在不同的集电极电流下工作的两个双极性晶体管的 ΔV 具有正 BE BE 温度系数的特性，通过调节电阻值的大小来完成一个带隙基准电压源的设计 [8] 。基于 40 nm CMOS 工艺， 设计了一种高稳定性的带隙基准电压源电路。图 1 为带隙基准电压源的实际电路。 1.1 基准核心电路图分析 如图 1 所示，可以看出此设计的整体架构，在有电源电压和有效的使能信号提供时，且在整个带隙基 准电压源正常工作的情况下，利用文献 [9] 中的公式进行电路分析。其中电阻 R1 上的压降为： 由于 BJT 晶体管的 VBE(Q1) 具有负的温度系数，在当 V BE(Q1) 约为 750 mV ，T 为 300 K 时大约负温度系 数为 -1.5 mV/K ；而 ΔV 具有正的温度系数，在室温时大约为 +0.087 mV/ ℃，所以通过适当地选取 R1 和