基于fpga的pciexpress总线设计.pptx

基于FPGA的高速IO技术;基本的I/O概念;差分信号;差分信令的发展;两个IC间的通信的时序模型;系统同步（共同时钟/普通时序系统）;时序模型;示意图;源同步的应用背景;源同步结构图与时序图;时序模型;源同步示意图;源同步的缺点;自同步;结构框图;时序模型;自同步;1. 并串转换：;2.串并转换;3.时钟/数据恢复;多路复用（multiplexed）在并行通信领域;多路复用在串行通信领域;千兆位串行I/O产生背景;千兆位串行I/O的优势;高速通信下中串行I/O较并行I/O的技术在以下5个发面的优势;1.最大数据流;2.引脚数;3.同步转换输出;4.EMI;5.??本;千兆位串行I/O的 缺点;现有的千兆位I/O 行业标准;1.芯片到芯片间通信;2.板到板/背板;新的串行背板与并行背板稍有不同--专用的串行链路。;并串机构中两者间的最大差异在于带宽接入方法;主要的高速并行端口包括：;PCI总线;PCI技术的发展;PCI每个管脚吞吐量发展趋势图;33MHz PCI Bus 基本平台返回;FSB;;前端总线与系统总线区别;外频与前端总线(FSB)频率的区别：;PCI 配置生成周期（包括 2 个步骤） ;Step 1. CPU 生成一个 IO write 到北桥中IO address CF8h 空间的Address Port. 写到 Address Port的数据时用于配置将要访问的 配置寄存器地址.Step 2. CPU 要么生成 IO read 或者是生成 IO write 到位于北桥 中CFCh域的Data Port. 北桥 接着生成一个 configuration read 或者是一个configuration write 事件放到 PCI bus上. ;PCI地址空间映射;256 Byte PCI 功能配置寄存器空间地址;PCI事件模型及处理机制;PCI Bus 仲裁器;PCI事件重发机制;PCI事务拆分机制;PCI中断机制;PCI错误处理机制;带有PCI –to-PCI桥的PCI基本平台;PCI的发展;最新一代的 PCI 芯片组 基本平台;66 MHz PCI 基本平台 ;66 /133 MHz PCI-X Bus 基本平台;PCI-X 设备可以查到PCI槽中或者反之. PCI-X 槽和 PCI 槽 具有相同的连接器格式. 因此, PCI-X 是 100% 从硬件和软件方面向前兼容 PCI 。 PCI-X 支持 8-10 负载 或者 4个66 MHz 连接器 和 3-4 负载或者 1-2个 133 MHz的连接器. 一个 64-bit 133 MHz PCI-X 的最大带宽是 1064 MBytes/sec. 紧跟着第一数据相, PCI-X bus 不允许在后续的 data phases 中存在wait states;绝大多数的 PCI-X bus 的周期是突发周期同时 数据一般包含在一个不小于128Byte的数据块中传输 。这就导致了更高的总线利用效率。;PCI-X 拆分传输协议 ;PCI的优缺点 ;串行通信技术的发展;PCI-Express基本平台和拓扑结构;PCI Express;1.一种低功耗 PCI Express系统 ;2.另一种低功耗 PCI Express 系统 ;3.PCI Express 高端 服务器系统 ;4.PCI Express Topology ;存储器和I/O地址映射;使用地址路由的TLP的端点配置地址;使用地址路由TLP的转换器配置地址;PCI Express 设备层;PCIe层协议的组装/分解;4DW TLP 头地址线路域 ;TLP 的组装和分解 ;数据链接层传输一个DLLP;DLLP通用格式;DLLP 的组装和分解 ;物理连接层的开始端 和目的端 ;分为逻辑和电气物理层子块;物理层传输结构;带有头和尾控制特性的TLP和DLLP包构造;详细的PCI Express 设备层块原理图;端口仲裁器;PCI Express 连接local traffic: DLLPs ;端口仲裁器概念;虚拟通道仲裁器;基于FPGA的PCIe设计;;结构框图;2.串并转换;高速通信下中串行I/O较并行I/O的技术在以下5个发面的优势;PCI中断机制;66 MHz PCI 基本平台 ;PCI-X 设备可以查到PCI槽中或者反之. PCI-X 槽和 PCI 槽 具有相同的连接器格式. 因此, PCI-X 是 100% 从硬件和软件方面向前兼容 PCI 。 PCI-X 支持 8-10 负载 或者 4个66 MHz 连接器 和 3-4 负载或者 1-2个 133 MHz的连接器. 一个 64-bit 133 MHz PCI-X 的最大带宽是 1064 MBytes/sec. 紧跟着第一数据相, PCI