EDA数字时钟设计说明.docxVIP

. .专业.整理 . 下载可编辑 Quartus 数字时钟设计 下载可编辑 一 . 设计功能 1. 可以快速设置时钟起始值； 2.在 59分 50秒时开始报时，七声低音，一声高音，报完刚好整点 下载可编辑 二.功能实现 1.顶层设计（采用BDF文件图形设计，文件名：timer.bdf ） 一 T5f ■A -r:: w/1 加愉2|角 ■ rii CD拾 g. j. .. j .q.. jr .r .B j... .J .y. r~> 秒计时器模块设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_ un sig ned.all; en tity sec ond1 is port(clk1s:i n std_logic; 秒的十位和个位秒计时器的进位输出 秒的十位和个位 秒计时器的进位输出 sec2,sec1:buffer std_logic_vector(3 dow nto 0);-- seco: out std_logic); -- en d; architecture A of sec ond1 is 专业.整理. . .专业.整理 . 下载可编辑 begin process(clk1s,reset) begin if reset = '0' then sec2 <= "0000"; sec1 <= "0000"; -seco <= '0'; elsif clk1s'event and clk1s ='1' then if (sec1 = "1001" and sec2 = "0101") then sec2 <= "0000";sec1 <="0000"; -seco <= '1'; -- elsif (sec1 ="1001") then sec1 <="0000"; sec2 <= sec2+1; seco <= '0'; else sec1 <= sec1+1; seco <= '0'; end if; end if; end process; end; 清零秒计时器 在 59 秒时回零 进位 3. 分计时器模块设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity minute1 is port(clkm,clk1s,setm:in std_logic; 信号 秒进位输入， 1HZ 校分时钟输入信号，校分控制 min2,min1:buffer std_logic_vector(3 downto 0); -- 分计时器的十位和个位 minco:out std_logic); end; architecture A of minute1 is signal clkx:std_logic; begin Pclkm:process(clkm,clk1s,setm) begin - if setm ='1' then clkx <= clk1s; - else clkx <=clkm; - end if; end process; Pcontm:process(clkx) begin if clkx'event and clkx ='1' then 根据是否校分选择计时时钟 利用 clk1s 信号对分的初值进行快速设置 利用秒的进位信号正常计时 分时回零并进位时的十位和个位 分时回零并进位 时的十位和个位 下载可编辑 if (min1 = "1001" and min2 = "0101") then min1 <="0000";min2 <="0000";minco <='1'; --59 elsif (min1 = "1001") then min1 <="0000";min2 <= min2+1; minco <= '0'; else min1 <= min1+1;minco <='0'; end if; end if; end process; end; 4. 时计时器模块设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity hour1 is port(clkh,clk1s,seth:in std_logic; hou2,hou1:buffer std_logic_vector(3 downto 0) ); -- end;