实验一自主设计控制器电路.docVIP

实验一：自主设计控制器电路 一、设计课题 秒表的设计 二、实验目的 1、熟练利用 Verilog HDL 语言进行数字系统设计。 2、掌握数字系统的设计方法 —— 自顶向下的设计思想。 3、掌握计数器的设计与使用。 4、根据秒表的功能要求设计一个秒表。 5、熟练掌握用 max plus II 软件进行系统原理图设计、文本设计以及进行波形仿真。 三、实验器材 装有 max plus II 软件的电脑一台、 FPGA 教学实验系统一台、下载 电缆一 根。 四、实验内容 1、有毫秒、秒、分计数，数码扫描显示输出。 2、有清零端和暂停端。 3、对实验进行仿真。 4、下载，检查结果是否正确。 五、实验原理 1、功能描述 秒表是一种计时的工具， 有着很广泛的用途。 本实验中的秒表要求有两个功能按钮：一个是计数和停止计数按钮，当第一次按下此按钮时，秒表开始计数，再一次按下时，秒表停止计数，并显示所计的数字；另一个是清零按钮，当按下此按钮时，秒表清零。在数码管上采用动态扫描显示输出。 2、基本原理： 本设计中用到的主要元件有计数器、分频器、数据选择器、译码器、位选信号发生器等。秒、分都是 60 进制计数，所以必须采用两个 60 进制的计数器，而百分秒择采用的是 100 进制；分频器主要将 1KHZ 的时钟信号经过 10 分频后，产生 100HZ 的单位时钟周期；数据选择器主要功能是将即将显示的数