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北京邮电大学 实验报告 实验名称： 数电电路与逻辑设计实验 学院 ：信息与通信工程学院 班 级 ： 姓 名 ： 学 号 ： 班内序号 ： 日期： 一． 实验一： QuartusII 原理图输入法设计 1. 实验名称和实验任务要求 (1) 用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块 元。 (2) 用 (1) 中生成的半加器模块和逻辑门设计实现一个全加器， 仿真验证其功能， 并下载 到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号入信号。 (3) 用 3 线-8 线译码器（ 74LS138）和逻辑门设计实现函数 F=C BA +C BA + CBA + CBA 。 2.实验原理图及波形图 （1）半加器 （2 ）全加器 （3 ）74LS38 3. 仿真波形图分析 (1) 半加器： 输入为 a ，b，输出 S，CO （进位）。 当 ab 都为 0 时，半加和 s=0，进位端 co=0 。 当 ab 都为 1 时，半加和 s=0，进位端 co=1 。 当 a=1,b=0 或 a=0,b=1 时，半加和 s=1，进位端 co=0 。 (2) 全加器： 输入 a ，b，输出 S，CO （进位），ci （低进位）。 当 a=0 ，b=0,ci=0, 输出 s=0，co=0 。 当 a=0 ，b=1 或 a=1，b=0 又 ci=0, 输出 s=1 ，co=0 。 当 a=0 ，b=0,ci=1, 输出 s=1，co=0 。 (3) 74LS138 输入 A,B,C, 输出为 3。 四个输出对应 F 中的四个最小项， Y0、Y2、Y4、Y7，以实现函数功能。 二． 实验二：用 VHDL设计与实现组合逻辑电路 1. 实验名称和实验任务要求 (1)用 VHDL 语言设计实现一个共阴极 7 段数码管译码器，仿真验证其功能。要求用拨 码开关设定输入信号， 7 段数码管显示输出信号。 (2)用 VHDL 语言设计实现一个 8421 码转换为余 3 码的代码转换器，仿真验证其功能。 要求用拨码开关设定输入信号，发光二极管显示输出信号。 (3)用 VHDL 语言设计实现一个 4 位二进制奇校验器，输入奇数个 ’ 1时，输出为’ ’ 1，否’ 则输出 ’0，仿真验证其功能。要求用拨码开关设定输入信号，发光二极管显示输出信号。’ 2 ．实验代码及波形图 （1） 共阴极 7 段数码管译码器 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYGUANIS PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0); B:OUTSTD_LOGIC_VECTOR(6DOWNTO0); C:OUTSTD_LOGIC_VECTOR(5DOWNTO0)); ENDGUAN; ARCHITECTUREencoder_archOFGUANIS BEGIN PROCESS(A) BEGIN C=011111; CASEAIS WHEN0000=B=1111110;--0 WHEN0001=B=0110000;--1 WHEN0010=B=1101101;--2 WHEN0011=B=1111001;--3 WHEN0100=B=0110011;--4 WHEN0101=B=1011011;--5 WHEN0110=B=1011111;--6 WHEN0111=B=1110000;--7 WHEN1000=B=1111111;--8 WHEN1001=B=1111011;--9 WHENOTHERS=B=ZZZZZZZ; ENDCASE; ENDPROCE