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实时时钟电路设计.docVIP

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    河海大学本科课程设计报告 PAGE PAGE 12 - - 摘 要 数字时钟是人们日常生活中经常使用的计时工具，本次的课程设计是基于Verilog HDL的实时时钟电路设计，完成时、分、秒的显示及调整功能，同时增加了流水灯美化功能和蜂鸣器整点报时功能。设计利用Verilog HDL语言自顶向下的设计理念，突出其作为硬件描述语言的良好的可读性、可移植性以及易于理解等优点。通过Quartus II和ModelSim软件完成仿真、综合。程序下载到FPGA芯片后，可用于实际的数字钟显示中。 此次设计的逻辑结构主要由分频、计数和译码显示三个模块构成。分频模块将50Mhz系统基准时钟分频产生两

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