触发器及含触发器的PLD.pptxVIP

1;2;第6章 ;4;5;6;;8;9;10;11;12;13;14;15;16;17;18;19;基本RS触发器 ;21;RS触发器的状态方程： Qn+1＝S＋ RQn RS触发器的约束条件： R＋S＝1 （RS=0）;Ｑ;24;25;26;27;28;29;30;31;32;33;6.2.3 RS触发器应用示例 ; 为了适用于单输入信号的场合，把同步RS触发器做成D触发器形式。;36;37;38;电平触发型D触发器 ;40;41;42;43;44;45;46;边沿触发型D触发器 ;;Q 【例6-3】图6-12为边沿D触发器构成的电路图，设触发器的初始状态 Q1Q0=00，试确定Q0及Q1在时钟脉冲作用下的波形（参考图6-13）。最后用QuartusII的时序仿真器验证。;50;51;52;53;6.4 主???触发器 ;工作原理：;CP;;;Q;RS触发器的电路结构演变过程;6.4.2 主从JK触发器 ; R1= S1= 0，Q 保持；;(3) J = 0，K = 1;(3) J = 0，K = 1，;0 1 0 ;66;a.功能表：;集成的 主从 JK 触发器 简介:;例1：画出主从 JK 触发器输出端波形图。;例2：讨论 Q1、Q2 的输出波形;71;例4：画出下图所示电路中各输出端的波形图 ：;三、主从触发器的动作特点;现象如下:;解释如下:;归 纳; 只有在CP=1的全部时间里输入始终保持不变的条件下，用CP下降沿到来时的输入状态决定触发器的次态才肯定是对的。否则，必须考虑CP=1期间输入端状态的全部变化过程，才能确定CP下降沿到来时触发器的次态。; 主从J－K 触发器小结;例. 在主从JK触发器电路中,已知CP、J、K的电压波形如图所示，试画出与之对应的输出电压波形。设触发器初态为0。;第三个CP下降沿来时， J=0， K=1，按功能表应有Qn+1=0；;逻辑符号：;边沿触发型JK触发器 ;边沿触发型JK触发器 ;边沿触发型JK触发器 ;85;86;87;6.5.1 D触发器向其它触发器转换 ;3. D触发器转换成T、T＇触发器 ;6.5.2 JK触发器转换为D触发器 ;91;92;2020/12/9;2020/12/9;2020/12/9;2. 去抖动电路设计 ;3. 时序仿真 ;时序仿真;6.7 延时电路的设计与测试 ;2. 设计顶层电路 ;3. 时序仿真 ;时序仿真;6.8 含触发器的PLD结构 ; 2. GAL16V8的电路结构及工作原理 普通型GAL器件GAL16V8含有： 8个输入缓冲器 8个输出缓冲器 8个反馈／输入缓冲器 8个输出逻辑宏单元 与门阵列(与门阵列由8×8个与门组成，共形成64个 乘积项，每个与门有32个输入端) GAL16V8的逻辑电路图如下页所示：;;OLMC逻辑结构图;SYN：同步控制字 1位，八个输出逻辑宏单元共用； AC0：结构控制字 1位，八个输出逻辑宏单元共用； AC1(n)：结构控制字 8位，每个输出逻辑宏单元一个； XOR(n) ：极性控制字 8位，每个输出逻辑宏单元一个； PT：乘积项禁止控制字 64位，每个与门一个。;结构控制字及其功能： （1） 同步位SYN 确定GAL器件的输出模式：当SYN=0 时，器件具有寄存器型 输出能力；当SYN=1 时，器件具有纯组合型 输出能力。 （2）结构控制位AC0 这一位对于8个OLMC是公共的 ，它与OLMC各自的AC1(n)配合，控制各个多路开关。 （3）结构控制位AC1 (n) 共有8位，每个OLMC (n)有单独的 AC1(n)。对GAL16V8来说， n 为 12~19 。 （4）极性控制位XOR (n) 用于控制输出信号的极性 。当XOR(n)= 0 时，输出信号低有效； 当XOR(n) = 1 时，输出信号高有效。 （5）乘积项禁止位PT 共64位，分别控制与门阵列中的64 个乘积项，以便屏蔽某些不用的乘积项。;高有效; 通用阵列逻辑（GAL）;寄存器型输出;寄存器型 组合输出;选通组合输出;复合模式 ;专用输入模式;简单模式 ;现在应用最广泛的可编程逻辑器件PLD主要是 复杂可编程逻辑器件CPLD（Complex Progr