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超低功耗集成电路技术 超低功耗集成电路技术 中国科学:信息科学2021年第42卷第12期:1544–1558 中国科学院学部科学与技术前沿论坛 超低功耗集成电路技术 张兴?,杜刚,王源,刘晓彦 北京大学微电子学研究院,北京100871*通信作者.E-mail:zhx@ 收稿日期:2021–08–13;接受日期:2021–09–30 国家重点基础研究发展计划(批准号:2021CBA00600)资助项目 摘要集成电路技术遵循摩尔定律发展进入了纳米尺度,功耗带来的挑战日益突出,已经成为制约集成电路发展的瓶颈问题.微电子技术的发展已经进入了“功耗限制”的时代,功耗成为集成电路设计和制备中的核心问题.降低功耗有可能替代原来提高集成度、缩小器件尺寸成为未来集成电路发展的驱动力.低功耗集成电路的实现是一项综合的工程,需要同时考虑器件、电路和系统的功耗优化,需要在性能和功耗之间进行折中.随着集成电路进入纳米尺度,适于低功耗应用的CMOS技术平台由于MOSFET泄漏导致的电流增大、寄生效应严重等问题愈发突出.目前的许多低功耗技术成为了“治标”的解决方案,难以从根本上解决集成电路发展中遇到的“功耗限制”问题,一定程度上影响了纳米尺度集成电路的可持续发展.本文在深入分析影响集成电路功耗的各个方面的基础上,介绍了超低功耗集成电路的工艺、器件结构以及设计技术.关键词 微电子器件集成电路设计集成电路工艺功耗分析低功耗 近50年来,硅基集成电路技术一直沿着摩尔定律高速发展.根据2021年国际半导体技术发展蓝图(ITRS)的预测,目前这种发展趋势至少可以持续到2026年,其器件的特征尺寸将缩小至6nm[1].因此,在未来的较长一段时期内,硅基集成电路仍将是微电子技术的主流.传统集成电路设计,以更小的面积、更快的速度完成运算任务是不懈努力的目标.然而随着硅基集成电路技术发展到纳米尺度,面积与时间已经不再是集成电路设计中需要考虑的唯一目标,功耗带来的挑战日益突出,已经成为制约集成电路发展的瓶颈问题[2,3].在诸如手持和便携设备等产品中,功耗指标甚至成为第一要素.例如,苹果公司iPhone4S手机的双核A5处理器和三星公司GalaxyS3手机的四核Exynos4412处理器均基于ARM多核、超低功耗架构Cortex-A9,分别使用45nm和32nm工艺,主频为1GHz和1.4GHz.这是由于一方面大多数便携式设备均采用电池供电,其核心集成电路的功耗成为决定其使用时间的关键因素,这对集成电路设计提出了苛刻的功耗要求.另一方面,SoC技术的发展使得所有的处理部件集成到单个芯片成为可能,这些处理部件可以包括多个不同的处理器核,不同的功能模块,以及存储单元甚至模拟单元.如此众多的处理部件,其功耗会全部转化成热能,使芯片工作温度升高,加剧硅失效,导致可靠性下降.因此,微电子技术的发展已经进入了“功耗限制”的时代,功耗成为集 Dynamiccharging current Dynamicshort-circuitcurrentStaticleakagecurrent Figure1 CMOS集成电路功耗示意图 TheschematicdiagramofCMOSICpowerconsumption 成电路设计和制备中的核心问题.降低功耗有可能替代原来提高集成度、缩小器件尺寸成为未来集成电路发展的驱动力. 低功耗集成电路的实现是一项综合的工程,需要同时考虑器件、电路和系统的功耗优化,需要在性能和功耗之间进行折中.目前国际先进的芯片低功耗解决方案大多基于硅基CMOS技术,从系统实现方法、体系架构设计、功耗管理技术、电路结构直至CMOS器件材料、结构与工艺进行多角度、多层次的综合优化和折中,其中多核技术和高K/金属栅结构等的应用是当代低功耗集成电路解决方案的一些核心技术.但是随着集成电路进入纳米尺度,适于低功耗应用的CMOS技术平台由于MOSFET泄漏导致的电流增大、寄生效应严重等问题愈发突出,目前的许多低功耗技术成为了“治标”的解决方案,难以从根本上解决集成电路发展中遇到的“功耗限制”问题,一定程度上影响了纳米尺度集成电路的可持续发展.本文在深入分析影响集成电路功耗的各个方面的基础上,介绍了超低功耗集成电路的工艺、器件结构以及设计技术. 2集成电路的功耗分析 CMOS集成电路的功耗一般包括动态功耗、静态功耗和短路功耗3部分,如图1所示. 总功耗可以表示为 P=PD+PSC+PS=αCLVDDf+ISCVDD+IleakVDD, 其中,PD是动态功耗,是电路在开关过程中对负载电容充放电所消耗的功耗,与