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电子信息工程专业基础课EDA 技术第五章 Verilog HDL 语言（二）一、 Verilog HDL模型的不同抽象级别 Verilog HDL模型可以是实际电路中不同级别的抽象。 同一个物理电路，可以在不同的层次上用Verilog HDL 语句来描述它。 从行为和功能的角度来描述某一个电路模块——行为模块； 从电路结构的角度来描述该电路模块——结构模块。抽象的级别和它们对应的模块类型有5种：1、系统级2、算法级3、RTL级4、门级5、开关级行为级结构级第五章 Verilog HDL 语言（二）1、 Verilog HDL门级结构描述 用于门级描述关键字包括：not（非门）、and（与门）、nand（与非门）、or（或门）、nor（或非门）、xor（异或门）、xnor（异或非门）、buf（缓冲器）以及bufif1、bufif0、notif1、notif0等各种三态门。门级描述语句格式为门类型 [驱动能力 延时 ]（门实例列表）； nand #10 nd1(a,data,clock,clear);使用了一个名为nd1的与非门,输入为data、clock 、clear 。输出为a，输出与输入的延时为10个时间单位 第五章 Verilog HDL 语言（二） 用门级结构描述D触发器 第五章 Verilog HDL 语言（二）module flop(data,clock,clear,q,qb);input data,clock,clear;output q,qb;nand #10 nd1(a,data,clock,clear), nd2(b,ndata,clock), nd4(d,c,b,clear), nd5(e,c,nclock), nd6(f,d,nclock), nd8(qb,q,f,clear);nand #9 nd3(c,a,d), nd7(q,e,qb);not #10 iv1(ndata,data), iv2(nclock,clock);endmodule第五章 Verilog HDL 语言（二） 由已经设计成的模块构成更高一层的模块 如果已经编制一个模块，可以在另外的模块中引用这个模块方式：1、 flop flop_d(d1,clk,clrb,q,qn);2、 flop flop_d(.clock(clk),.q(q),.clear(clrb)..qb(qn),.data(d1));q3q2q1q0dqdddqqqf4f3f2f1clkclkclkclkclrclrclrclrclrbclkd3d2d1d0四位寄存器电路结构图第五章 Verilog HDL 语言（二）【例】用触发器组成带有清零端的4位寄存器第五章 Verilog HDL 语言（二）`include “ flop.v ”module hardreg(d,clk,clrb,q);input clk,clrb;input[3:0] d;output[3:0] q;flop f1(d[0],clk,clrb,q[0],), f2(d[1],clk,clrb,q[1],), f3(d[2],clk,clrb,q[2],), f4(d[3],clk,clrb,q[3],);endmodule第五章 Verilog HDL 语言（二）通过Verilog HDL语言中的模块实例可以引用，可以构成任何复杂结构的电路，这种以结构方式建立的Verilog 模型不仅可以仿真，而且也是可以综合的，其本质是表示电路的具体结构。第五章 Verilog HDL 语言（二）2、 Verilog HDL的行为描述 可以用比较抽象的Verilog 描述方法来建立模型 【例】用行为描述的方法描述带有清零端的4位寄存器module hardreg(d,clk,clrb,q);input clk, clrb; input[3:0] d;output[3:0] q; reg [3:0] q;always @(posedge clk or posedge clrb). 第五章 Verilog HDL 语言（二） begin if(clrb) q = 0; else q = d; endendmodule第五章 Verilog HDL 语言（二）3、 用户定义的原语 用户定义的原语是从英语user defined primitives直接翻译而来，简称UDP。利用UDP用户可以定义自己设计的基本逻辑元件的功能，也就是，可以利用UDP来定义有自己特色的用于仿真的基本逻辑元件模块并建立相应的原语库。 primitive udp_and (out,a,b); output out; input a,b; table //a b : out; 0 0 :