归纳利用QuartusⅡ进行VHDL文本输入设计的流程从文件输入一直到Signal.pptx

SignalTapⅡ逻辑分析仪的使用 SignalTapⅡ逻辑分析仪支持的器件有很多系列，主要包括Stratix、StratixII、StratixGX、Cyclone、CycloneⅡ、APEX及APEXⅡ等系列的FPGA器件。 SignalTapⅡ逻辑分析仪的使用 设计中建立SignalTapⅡ逻辑分析仪 在设计中建立SignalTapⅡ逻辑分析仪有两种方法：第一种方法是建立一个SignalTapⅡ文件(．stp)，然后定义STP文件的详细内容；第二种方法是用MegaWizardPlug-InManager建立并配置STP文件，然后用MegaWizard实例化一个HDL输出模块。 SignalTapⅡ逻辑分析仪的使用 图给出了用这两种方法建立和使用SignalTapⅡ逻辑分析仪的过程 SignalTapⅡ逻辑分析仪的使用 1．创建STP文件QuartusⅡ软件的STP文件包括SignalTapⅡ逻辑分析仪设置部分和捕获数据的查看、分析部分。创建一个STP文件的步骤可按下面的方法来操作：①在QuartusⅡ软件中，通过选择“File”|“New”命令，弹出新建文件对话框。②在弹出的新建文件对话框中，选择“OtherFiles”标签页，从中选择“SignalTapⅡFile”’如图4所示。③再单击“OK”按钮确定，便建立了一个新的SignalTapⅡ窗口，如图5所示。上面的操作我们也可以通过选择“Tools”|“SignalTapⅡLogic Analyzer”命令完成，而且这种方法也可用来打开一个已经存在的STP文件。 SignalTapⅡ逻辑分析仪的使用 4新建一个“SignalTap”文件 SignalTapⅡ逻辑分析仪的使用 图3-55 “SignalTapⅡ”窗口 SignalTapⅡ逻辑分析仪的使用 2．设置数据采集时钟 在使用QuartusⅡ软件的SignalTapⅡ逻辑分析仪进行数据采集之前，首先应该设置数据采集时钟。数据采集时钟一般是在上升沿处采集数据。我们可以使用设计中的任意信号作为数据采集时钟，但Altera公司一般建议使用全局时钟，而不要使用门控时钟。使用门控时钟作为数据采集时钟，有时不能准确反映设计的不同期望数据状态。QuartusⅡ时序分析结果给出设计的最大数据采集时钟频率。 SignalTapⅡ逻辑分析仪的使用 设置SignalTapⅡ数据采集时钟的步骤主要由以下几步组成： ①在图5所示的SignalTapⅡ逻辑分析仪窗口先选择“Setup”标签页。 ②再单击“Clock”栏后面的“Browse Node Finder”按钮，然后打开Node Finder对话框。 ③在“Node Finder”对话框中，从“Filter”列表中选择“SignalTapⅡ: pre-synthesis”(综合前)。 ④在“Named”框中，输入数据采样时钟的信号名称；或者通过单击“List”按钮，在“Nodes Found”列表中选择一个时钟信号作为数据采集时钟的信号。 SignalTapⅡ逻辑分析仪的使用 ⑤再单击“OK”按钮确定相关设置。⑥在图3-55所示的“SignalTapⅡ”窗口中，“Clock”栏中显示为采样时钟的信号。 如果我们在SignalTapⅡ窗口中没有分配采集时钟，则QuartusⅡ软件会自动建立一个默认名为auto_stp_extemal_clk时钟引脚。在实际工程设计中我们必须为这个引脚单独分配一个器件引脚，在我们设计的印制电路板上必须有一个外部时钟信号驱动该引脚。 SignalTapⅡ逻辑分析仪的使用 3．STP文件中分配信号 在STP文件中，QuartusⅡ软件可以分配两种类型的信号： ①Pre-synthesis：该信号在对设计进行AnalysisElaboration操作以后存在，这些信号表示寄存器传输级(RTL)信号。 在SignalTapⅡ中要分配Pre-synthesis信号，我们应通过选择“Processing”“StartAnalysisElaboration”命令。对逻辑分析仪设计进行修改以后，如果要在物理综合之前快速添加一个新的节点名，使用这项操作特别实用。 ②Post-fitting：该信号是在对工程设计进行物理综合优化以及布局、布线操作后才存在。 SignalTapⅡ逻辑分析仪的使用 4．分配数据信号①首先完成工程设计的AnalysisElaboration或AnalysisSynthesis后，或者工程全编译之后。②在SignalTapⅡ逻辑分析仪窗口，通过单击Setup标签页。③在STP窗口的“Setup”标签页中双击鼠标左键，弹出“NodeFinder”对话框。④在“Node Finder”对话框中的“Filter