试用上升沿触发的JK触发器设计一时序电路.docx

贵州大学课程设计报告 课程名称： 试用上升沿触发的 JK 触发器设 计 一时序电路 专业班级：XXX小组成员： 专业班级： XXX 小组成员： XXX 指导教师： XXX 完成时间： 2010.1.11 报告成绩 ： 数字电子技术基础课程设计报告 一. 设计要求 试用上升沿触发的 JK 触发器设计一同步时序电路，其状态如图下图： （ 1）．要求电路使用的门电路最少 二. 设计的作用、目的 掌握 JK 触发器的原理。 1 边沿 JK 触发器的结构与原理 这种边沿触发器是利用门电路的传输延迟时间实现边沿触发的，电路结构如图 所示。 这个电路包含一个由与或非门 G1 和 G2 组成的基本 RS 触发器和两个输入控制 G3 和 G4 。而且，门 G3 和 G4 的传输时间大于基本 RS 触发器的翻转时间。 设触发器的初始状态为 Q = 0 、Q = 1 。 CP = 0 时 门 B、 、G3 和 G4 同时被 CP 的低电平封锁。而由于 G3 和 G4 的输出 P、 两端为高电平，门A、 是打开的，故基本 RS 触发器的状态通过 A、 得以保持。 图 1 边沿 JK 触发器 CP 变为高电平以后，门 B、 首先解除封锁，基本 RS 触发器可以通过 B、继续保持原状态不变。此时输入为 J=1 、K=0 ，则通过门 G3 和 G4 的传 输延迟时间后 P=0 、 ，门 A、 均不导通，对基本 RS 触发器的状态没有影响。 当 CP 下降沿到达时，门 B、 立即被封锁，但由于门 G3 和 G4 存在传输延迟时间，所以 P、 的电平不会马上改变。因此，在瞬间出现 A 、B 各有一个 输入端为低电平的状态，使 ，并经过 使 Q = 0 。由于 G3 的传输延迟时间足够长，可以保证在 P 点的低电平消失之前 Q 的低电平已反馈到了门 A ，所以在 P 点的低电平消失以后触发器获得的 1 状态将保持下去。 经过 G3 和 G4 的传输延迟时间后， P 和 都变为高电平，但对基本 RS触发器的状态并无影响。同时， CP的低电平已将门 G3和 G4封锁， J、K 状态即使再发生变化也不会影响触发器的状态了。 特征表和特征方程 触发器稳定状态下 J、K、 、 之间的逻辑关系如特征表所示。 J K Qn Qn+1 00 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 由特征表可得出特征方程： Qn+1 = JQn + KQn 状态转换图和时序图 边沿 JK 触发器的状态转换图和时序图如图 2 所示。图(a) 为状态转换图，图 (b)为时序图，边沿 JK 触发器在给定输入信号 J、K 和 CP 的作用下， Q1 端输出为触发器时钟的动作沿是上升沿和 Q2 端输出为下降沿的波形。 (b) 图 2 边沿 JK 触发器的状态转换图时序图 3.,逻辑符号 边沿 JK 触发器分上升边沿和下降边沿两种，它的逻辑符号如图 3 所示， CP 端有 空心圆符号的是下降边沿，无空心圆符号的是上升边沿。 (a) 上升边沿 (b) 下降边沿图 3 边沿 JK 触发器的逻辑符号 集成边沿 JK 触发器 (1) ．TTL 集成边沿 JK 触发器 图 4.21(a) 是 TTL 集成边沿 JK 触发器 74LS112 引出端功能图。 (2) ．CMOS 集成边沿 JK 触发器 图 4 (b) 是 CMOS 集成边沿 JK 触发器 CC4027 引出端功能图。 (b) 逻辑符号 Q Q Q Q Q Q G1  G2 Q Q 特征方程 时序逻辑电路的分析和设计 分析步骤： 1、写出驱动方程（激励） 2、每一级的状态转移方程； 3、画出状态转移图。 4、检查自启动情况。 5、写出电路功能。 6、画出电路 设计步骤 1、建立原始状态图和状态表 2、状态简化（个人意见，这是数字电路设计中很麻烦的一步） 3、状态分配（状态编码） 4、选择存储器的类型，去定存储电路的激励输入 5、求输出函数 6、画逻辑图 时序逻辑电路的特点：任一时刻输出状态不仅取决于当 时的输入信号，还与电路原来的状态有关。因此时序电 路中必须含有存储器件。 时序逻辑电路的设计步骤一般为：设计要求→原始状态转 换图→状态化简→状态编码 触发器选择→激励表或状态方 程→激励方程 / 输出方程→自启动检查→逻辑图。 描述时序电路逻辑功能的方法有逻辑方程组、状态表、状态图和时序图等。 时序逻辑电路的分析步骤一般为：逻辑图→时钟方程 异步）、激励方程、输出方程→状态方程→状态转换表 →状态转换图和时序图→逻辑功能。 三. 设计的具体实现 系统概述 触发器： 触发器是构成时序逻辑电路的基本逻辑部件。 ? 它有两个稳定的状