专用集成电路概念及设计流程.pptxVIP

第一章专用集成电路概念及设计流程专用集成电路概念通用集成电路:CPU, DSP, DRAM, TTL系列(数字电路)运放OA, 基准源, ADC/DAC, DC/DC(模拟电路) 市场上能买到的电路专用集成电路玩具电路, 灯具电路, 工业控制电路, 等等, 市场上买不到的电路 (数字的、模拟的、混合的)ASIC的优点与发展趋势专用集成电路技术的应用, 使得电子产品的体积缩小、重量减轻、性能提高、成本降低、保密性增强等等。推动了ASIC技术向更广泛领域的发展, 形成了良性循环。ASIC的进一步发展，以及IP的复用技术，形成了后来SoC的问世以及SiP概念的提出。 半导体制造工艺IC制造工艺模拟IC电路（Bipolar工艺、CMOS工艺）数字IC电路（ CMOS工艺）数模混合信号IC电路（ CMOS、Bi-CMOS工艺）电源相关功率IC电路（ BCD工艺）ASIC制造常用工艺标准CMOS工艺设计流程IC的设计流程特殊工艺器件的设计流程模拟电路设计流程数字电路设计流程数/模混合电路设计流程ASIC设计流程 (标准CMOS工艺)模拟电路设计流程数字电路设计流程（Logic 工艺）数/模混合电路设计流程 (Mixed-signal 工艺)特殊工艺器件的设计流程常用的TCAD软件 所属公司工艺仿真器件仿真特点 Avanti被Synopsys公司收购Tsuprem4Medici国内业界广泛使用ISE(瑞士)被ynopsys 公司收购DIOSMDRAW器件生成DESSIS器件仿真国外业界广泛使用SILVACOAthenaAtlas图形界面操作简单易学 模拟IC设计流程模拟集成电路设计常用工具 公司 CadenceSynopsysMentor Graphics电路图仿真SpectreHSPICE版图绘制Virtuoso版图验证及参数提取DivaDraculaCalibre 数字IC设计流程前端设计后端设计数字集成电路设计常用工具 公司 CadenceSynopsysMentor Graphics逻辑仿真NC-SimModelsim逻辑综合Design- compiler布局布线SEEncounter时序验证Pearl可测性设计DFT-CompilerTetraMAX与目前IC技术相应的主要数据元件数/芯片– 1000万晶体管/die芯片面积(mm2) – 1-100mm2硅片直径(mm) –20mm ( 8英寸)/wafer特征线宽(μm) – 0.18μm, 90nm /CD结深(μm) – 0.2 μm / xj栅氧化层厚度(nm) – 5nm (50A) / d工作电压(V) – 3.3V,1.8V速度功耗乘积(μJ) --关于速度功耗积是衡量超大规模IC产品设计水平的重要标志在ASIC设计的每一步, 都有对产品速度、功耗进行决择、控制的能力(速度、功耗是一对矛盾)在系统设计一级，算法的确定非常重要, 并行算法速度快但功耗大；串行算法则反之。在逻辑设计一级,是否采用诸如超前进位链之类的附加电路，对芯片速度的影响也非常明显 器件结构/电路形式对速度、功耗的影响器件结构对速度、功耗的影响双极型器件速度快, 但功耗大; MOS型器件功耗低, 但速度相对也低。电路形式对速度、功耗的影响 同是双极型器件，ECL电路快于TTL电路（后者器件进入深饱和区而前者只达临界饱和点）同是MOS型器件，CMOS电路功耗低于单纯NMOS或PMOS电路（后者有静态功耗而前者无静态功耗）ASIC成本每个芯片(chip)的成本可用下式估算: 总成本 = 设计成本 + 光罩成本 + 制造成本 (暂不考虑封装测试成本)其中Ct为芯片开发总成本Cd 为设计成本， Cm 为光罩成本Cp 为每片wafer上电路的加工成本V 为总产量 y 为成品率 n 为每一大园片上的芯片数(chip数/wafer)降低成本的方法增大V, V=y×n×w 当批量V做得很大时, 上式前二项可以忽略, 成本主要由生产加工费用决定。 增大y:缩小芯片面积,因为当硅片的材料质量一定时, 其上的晶格缺陷数也基本上是确定的。一个芯片上如果有一个缺陷, 那芯片功能就难以保证。芯片做得越小, 缺陷落在其上的可能性也就越小, 成品率就容易提高。 降低成本的方法(cont.)增大n:增大wafer尺寸( 2英寸 4英寸 5英寸 8英寸 12英寸…) 这种方法需要工艺设备更新换代的支持, 工艺设备的更新换代反过来使每一大园片的加工成本Cp也有所提高减小芯片面积, 使得在相同直径的大圆片上可以做更多的芯片电路 这种方法会不断要求工艺特征尺寸变小(0.6um 0.35um 0.18um 0.09um…), 加工成本Cp也会有所提高在确定工艺下减小芯片