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实验一 异或门电路设计 第 PAGE 2 页 共 NUMPAGES 3 页 实验一 Quartus II软件的基本操作、译码器 班级 姓名 学号 一、实验目的 1．熟悉Quartus II 2．用逻辑图和VHDL语言设计一个异或门。 3．用逻辑图和VHDL语言设计一个3-8译码器。 4．用逻辑图和VHDL语言设计模型机指令译码器。 二、实验内容 1. 熟悉QuartusII软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计） 2．用逻辑图和VHDL语言设计一个异或门。 3．用逻辑图和VHDL语言设计一个3-8译码器。 4．用逻辑图和VHDL语言设计模型机指令译码器。 三、实验方法 实验方法： 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台。 实验步骤： 新建，编写源代码。 (1).选择保存项和芯片类型：【File】-【new project wizard】-【next】（设置文件路径+设置project name为xor2）-【next】（设置文件名xor2.vhd—在【add】）-【properties】（type=AHDL）-【next】（family=FLEX10K；name=EPF10K10TI144-4）-【next】-【finish】 (2).新建：【file】-【new】（第二个AHDL File）-【OK】 2、写好源代码，保存文件（xor2.vhd）。 3、编译与调试。确定源代码文件为当前工程文件，点击【processing】-【start compilation】进行文件编译。编译结果有一个警告，文件编译成功。 4、波形仿真及验证。新建一个vector waveform file。按照程序所述插入A,B,Y三个节点。(操作为：右击 -【insert】-【insert node or bus】-【node finder】（pins=all；【list】）-【】-【ok】-【ok】)。任意设置a,b的输入波形…点击保存按钮保存。（操作为：点击name（如：A））-右击-【value】-【clock】（如设置period=200；offset=0），同理设置name B（如120，,60），保存）。然后【start simulation】，出name Y的输出图。 5、时序仿真或功能仿真。 6、查看RTL Viewer:【Tools】-【netlist viewer】-【RTL viewer】。 四、实验过程 1、异或门（vhdl语言） 编译过程 a）源代码如图（VHDL设计） b)编译、调试过程 编译过程考虑到了两种情况：一是直接用xor运算；二是相当于列真值表的方法，上图即为列真值表的方法 c)结果分析及结论 输入是A、B两个变量，输出变量C 的值，ABC的真值表已经按照异或运算写好。 2）波形仿真 a)波形仿真过程（详见实验步骤） b)波形仿真波形图 c)结果分析及结论 0-80ns： A$B=0$0=0正确 80-160ns： A$B=0$1=1正确 160-240ns：A$B=1$0=1正确 240-320ns：A$B=1$1=0正确 3）时序仿真 时序仿真过程 做好上述步骤后，编译【classic timing analysis】-在compilation report中选择【timing analysis】-【tpd】（引脚到引脚的延时） b)时序仿真图 结果分析及结论 A引脚到C引脚的实际p2p时间为12.9ns，二B引脚到C引脚的实际p2p时间为12.4ns。A比B慢0.5ns，可由于结果是由时间长的那个决定，故整体为12.9ns。 tpd (引脚到引脚的延时) 异或门（bdf逻辑图） 1）编译过程 a）逻辑图如图（BDF设计） b)编译、调试过程 编译过程考虑用四个与非门实现（如上图） c)结果分析及结论 输入是A、B两个变量，输出变量C 的值，ABC的真值表已经按照异或运算写好。 2）波形仿真 a)波形仿真过程（详见实验步骤） b)波形仿真波形图 c)结果分析及结论 0-100ns： A$B=0$0=0正确 100-200ns：A$B=1$1=0正确 200-300ns：A$B=0$1=1正确 240-320ns：A$B=1$0=1正确 1、3-8译码器（bdf逻辑图） 编译过程 a）逻辑图如图（VHDL设计） b)编译、调试过程 编译过程考虑用八个与门，三个取非生成一个三输入，把输出的3-8译码器 c)结果分析及结论 输入是A、B、C两个变量，八个变量 2）波形仿真 a)波形仿真过程（详见实验步骤） b)波形仿真波形图 c)结果分析及结论 0-4