《FPGA应用技术及实践》教学讲义 情境五 应用VHDL设计数字系统 任务二寄存器的设计.docVIP

《FPGA应用技术及实践》电子教案 学习情境五 应用VHDL设计数字系统 任务一 任务二 任务三 任务四 多路选择器的设计 （4课时） 寄存器的设计 （4课时） 1位全加器的设计 （4课时） 计数器的设计 （4课时） 学习情境 学习情境五 应用VHDL设计数字系统 教学任务 任务二 寄存器的VHDL设计 学时 4 教学目标 专业能力： 进一步学习应用Quartus II软件进行VHDL文本输入的方法 学习VHDL语言源程序编写方法 掌握寄存器的VHDL设计方法 方法能力： 相关软件、开发板的学习、适应能力 逻辑分析、总结归纳的能力 实践动手能力 社会能力： 工作细致认真，有责任心 具有团队协作能力 语言表达能力 教学内容 1、应用Quartus II软件进行简单数字系统设计 2、寄存器的VHDL设计 3、VHDL结构和语法 重点 应用Quartus II软件进行VHDL文本输入的方法 难点 VHDL结构和语法 教 学 设 计 教学方法 演示法、案例教学法、现场观摩法 教学场所与条件 FPGA实训基地、多媒体教室 阶段 行为步骤（内容） 教学手段 时间 资讯 明确任务，收集寄存器的VHDL设计资料 问题导向法 20 计划 确定设计思路和具体实施方法 小组讨论法、确定该项目工作计划 10 决策 分组展示初步方案，相互讨论、修改方案； 教师分析、答疑；根据学生、教师共同点评，修订、确定最终方案 集中讨论 讲授法 15 实施 对学生分组，利用Quartus II软件和FPGA开发板完成寄存器的VHDL设计并进行验证 教师演示讲解 学生分工协作，自行完成 80 检查 检查任务的完成情况，分析不足 逆向检查 20 评价 汇报学习、工作心得；对任务完成情况，进行自我评价与教师评价 学生自评、小组互评、教师评价 15 学习情境五：应用VHDL设计数字系统 任务一：多路选择器的VHDL设计 教学方案 一、资讯 明确任务，收集寄存器的VHDL设计资料。 问题引领： 学生通过查阅资料、网络、视频等途径获取以下信息： 1、2位十进制计数器的功能是什么？ 2、2位十进制计数器由哪几个部分构成？ 3、如何利用软件来完成2位十进制计数器的设计？ 4、设计结果如何验证？ 二、计划 分组讨论引导问题，确定寄存器的设计思路，讨论设计重点、难点与实施方案。 三、决策 （1）分组展示初步方案，教师讲解相关知识点，相互讨论、修改方案； （2）根据学生、教师的点评，修订、确定最终生产方案 教师讲授： 审阅学生制定的初步表达方案，分析学生对基本知识掌握程度，以确定讲授新知识点的范围和重点。 项目一 D触发器的描述 D触发器是最简单、最常用并最具代表性的时序电路，它是现代数字系统设计中最基本的时序单元和底层元件。D触发器的元件图如下所示。 例4 D触发器的VHDL描述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; --将内部的暂存数据向端口输出（双横线--是注释符号） END bhv; 项目二 VHDL描述的语法现象说明 标准逻辑位数据类型STD_LOGIC BIT数据类型定义：TYPE BIT IS(0,1); --只有两种取值 STD_LOGIC数据类型定义：TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); STD_LOGIC类型比BIT包含的内容丰富和完整得多，也包含了BIT类型。STD_LOGIC所定义的九种数据的含义是：U－未初始化；X－强未知；0－强逻辑0；1－强逻辑1；Z－高阻态；W－弱未知；L－弱逻辑0；H－弱逻辑1；－表示忽略。 2、设计库和标准程序包 有许多数据类型的说明，及类似的函数是预先放在VHDL综合器附带的设计库和程序包中的。为了使用其中的内容，需要先将其所在的库加入其中。使用库和程序包的一般 定义表达如下： LIBRARY 设计加名； USE 设计库名.程序包名.ALL； 3、信号定义和数据对象 信号定义的目的是为了在设计更大的电路时使用由此引入的时序电路信号，其定义形式如下：SIGNAL 信号名：信号类型； 数据对象类似于一种容器，它接受不同数据类