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多路选择器及硬件加法器实验报告-公务员考试 用VHDL语言设计一个2选1多路选择器,并设计一个8位硬件加法器。 实验报告 课程名称：EDA技术实验 实验名称： 班级： 姓名： 指导老师评定： 签名： 一、实验目的 用VHDL设计一个2选1多路选择器,并设计一个8位硬件加法器。 二、实验仪器 计算机一台，U盘一个，Quartus Ⅱ软件 三、实验步骤 （一）2选1多路选择器的VHDL描述 1. 新建一个文件夹YHY，打开Quartus Ⅱ软件，选择菜单File→New，在弹出的New对话框中选择Device Design File页的原理图文件编辑器输入项VHDL File(如图一)，按OK按钮打开VHDL编辑器窗口。 2. 在VHDL编辑器窗口输入2选1多路选择器的VHDL描述： ENTITY mux21a IS PORT(a,b:IN BIT; s:IN BIT; y:OUT BIT); END ENTITY mux21a; *****CTURE one OF mux21a IS BEGIN y=a WHEN s=0 ELSE b; END *****CTURE one; 3. 打开波形编辑器，运行2选1多路选择