哈工大数电大作业.docVIP

1 1 Harbin Institute of Technology 数字电子技术根底大作业 课程名称： 数字电子技术根底 设计题目：血型与状态机 院 系： 班 级： 设 计 者： 学 号： 哈尔滨工业大学 血型逻辑电路设计 一 实验目的 掌握采用可编程逻辑器件实现数字电路与系统的方法。 掌握采用Xilinx_ISE软件开发可编程逻辑器件的过程。 学会设计血型能否输血的数字电路。 掌握Verilog HDL描述数字逻辑电路与系统的方法。 二 设计要求 采用BASYS2开发板开关，LED，数码管等制作验证能否输血的电路。 采用Xilinx_ISE软件进行编程、仿真与下载设计到BASYS2开发板。 三 电路图 电路模块图〔简化〕 应用： 内部电路组成〔简化〕 四 编程 module xuexing(M, N, P, Q, E,F,G,OUT,CTL,clk,bi); input M; input N; input P; input Q; input clk; output E; output[3:0] F; output[3:0] G; output[7:0] OUT; output[3:0] CTL; reg E; reg[3:0] F; reg[3:0] G; reg[7:0] OUT; reg[7:0] OUT1; reg[7:0] OUT2; reg[7:0] OUT3; reg[7:0] OUT4; reg[3:0] CTL=4b1110; output bi; reg bi; integer clk_cnt; reg clk_400Hz; always @(posedge clk) //400Hz扫描信号 if(clk_cnt==32d100000) begin clk_cnt = 1b0; clk_400Hz = ~clk_400Hz; end else clk_cnt = clk_cnt + 1b1; //位控制 reg clk_1Hz; integer clk_1Hz_cnt; //1Hz发声信号 always @(posedge clk) if(clk_1Hz_cnt==321) begin clk_1Hz_cnt = 1b0; clk_1Hz = ~clk_1Hz; end else clk_1Hz_cnt = clk_1Hz_cnt + 1b1; always @(posedge clk_400Hz) CTL = {CTL[2:0],CTL[3]}; //段控制 always @(CTL) case(CTL) 4b0111: OUT=OUT1; 4b1011: OUT=OUT2; 4b1101: OUT=OUT3; 4b1110: OUT=OUT4; default:OUT=4hf; endcase always @(M or N or P or Q) begin E=(PQ)|(~M~N)|(~MQ)|(~NP); //选择能否输血 case(E) 1: begin OUT1=8 OUT2=8 OUT3=8 OUT4=8 bi=clk_400Hz; end 0: begin OUT1=8 OUT2=8 OUT3=8 OUT4=8 bi=clk_1Hz; end endcase end always @(M or N or P or Q) //显示输入输出血型 begin if(M==1N==0) F=4b1000; else if(M==0N==1) F=4b0100; else if(M==1N==1) F=4b0010; else F=4b0001; end always @(M or N or P or Q) //显示输入输出血型 begin if(P==1Q==0) G=4b1000; else if(P==0Q==1) G=4b0100; else if(P==1Q==1) G=4b0010; else G=4b0001; end endmodule 2.管脚