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弟17童Verilog屮的高级结构
学习内容：
-任务和函数的定义和调用
?怎样使用命名块
-怎样禁止命名块和任务
?有限状态机（FSM）及建模;V erilog的任务及函数;V erilog的任务及函数;任务;任务;任务;函数(function)
module orand (a, b, c, d, e, out); input [7: 0] a, b, c, d, e;
output [7: 0] out;
reg [7: 0] out;
always @( a or b or c or d or e) out = f or and (a, b, c, d, e); II 函数调
function [7:0] f_or_and;
input [7:0] a, b, c, d, e;
if (e = = 1) f_or_and = (a | b) (c | d);
else
f_or_and = 0;
endfunction
函数中术矚紆腮!制，但调用它的过程可以有时序控制。
函数名f or and在函数中??为register使用;函数;函数;函数;函数;命名块(named block)
?在关键词begin或fork后加上：〈块名称〉对块进行命名
module named_ blk;
? ? ? begin : seq_blk
■ ■ ■
end
fork : par_blk
? ? ?
join
? ? ?
endmodule
-在命名块中可以声明局部变量
?可以使用关键词disable禁止一个命名块
-命名块定义了一个新的范围
?命名块会降低仿真速度;禁止命名块和任务;禁止命名块和任务;有限状态机;有限状态机;显式冇限状态机;显式冇限状态机;隐式冇限状态机;隐式有限状态机;复习
1. 在Verilog中什么结构能产生一个新的“范围” ？
2. 哪些结构可以被禁止？
3. 什么时候一个函数比一个任务更合适？反过来呢?
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