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全数字锁相环与位同步实验 实验五 全数字锁相环与位同步实验 一、实验目的 1. 掌握数字锁相环工作原理以及微分整流型数～字锁相环的快速捕获原号 理。 2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。 3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。 二、实验内容 1. 观察数字环的失锁状态、锁定状态。 2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。 3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。 三、基本原理 位同步电路的原理框图、波形图和电路图分别如图5-2、图5-3和图5-4所示。 一、位同步模块有以下测试点及输入输出点： ? +5V +5V电源输入点（3个） ? S-IN 基带信号输入、测试点（2个） ? BS-OUT 位同步信号输出、测试点（2个） ? TST_1 微分器输出测试点 ? TST_2 整流器输出测试点 ? TST_3 附加脉冲测试点 ? TST_4 扣除脉冲测试点 二、图5-2中各单元与图5-3中元器件的对应关系如下： ? 晶振 X1：晶体； ? 微分器 U1A：LF347 ? 放大器 U1D：LF347 ? 整流器 U1B、U1C：LF347 ? 单稳电路 U2、U3：74LS123 ? 分频器 U4：EPM7064 ? 门电路 U4：EPM7064 三、工作原理 在本系统中采用的是微分整流型数字锁相环，它主要由波形转换电路及数字锁相器组成。 1、 波形转换电路 波形转换电路主要由一微分、整流电路组成，码元信号经微分、整流后就可以提出位同步信号分量，其波形如图5-1所示，原理框图 ３１ 如图5-2所示。 图5-1 基带信号微分、整流波形 2、 数字锁相 数字锁相的原理方框图如图5-2所示，它由稳定度振荡器、分频器、相位比较器和控制器组成。其中，控制器包括图中的扣除门、附加门和“或门”。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。若接收码元的速率为F（波特），则 接收码元 微分 整流 单稳4 A 单稳1 非门 晶振 整形 单稳3 位同步脉冲 脉冲形成 扣除门 B 单稳2 附加门 N次分频 或门 图5-2 位同步器方框图 要求位同步脉冲的重复速率也为F（赫）。这里晶振的振荡频率设计在nF（赫），由晶振输出经整形得到重复频率为nF（赫）的窄脉冲（图5-3中的b(b’)）。如果接收端晶振输出经n次分频后，不能准确地和收到的码元信号同频同相，这时就要根据相位比器输出的误差信号，通过控制器对分频器进行调整。从经微分、整流后的码元信息中就可以获得接收码元所有过零点的信息，其工 ３２ 作波形如图5-1所示。得到接收码元的相位后，再将它加于相位比较器去比较。首先，先不管图中的单稳3，设接收信号为不归零脉冲（波形a），我们将每个码元的宽度分两个区，前半码元称为“滞后区”，即若位同步脉冲波形b落入此区，表示位同步脉冲的相位滞后于接收码元的相位；同样，后半码元称为“超前区”。接收码元经微分整流，并经单稳4电路后，输出如波形e所示的脉冲。当位同步脉冲波形b（它是由n次分频器d端的输出，取其上升沿而形成的脉冲）位于超前区时，波形e和分频器d端的输出波形d使与门A有输出，该输出再经过单稳1就产生一超前脉冲（波形f）。若位同步脉冲波形b’（图中的虚线表示）落于滞后区，分频器c端的输出波形（c端波形和d端波形为反相关系）如波形c’所示，则与门B有输出，再经过单稳2产生一滞后脉冲（波形g）。这样，无论位同步脉冲超前或滞后，都会分别送出超前或滞后脉冲对加于分频器的脉冲进行扣除或附加，因而达到相位调整的目的。 图5-3 波形图 现在讨论图中的单稳3的作用。同波形图看到，位同步脉冲帅分频器d端输出波形（波形d）的正沿而形成的，所以相位调整的最后结果应该合波形d的正沿对齐窄脉冲e（即d的正沿位于窄脉冲之内）。若d端产输出波形最后调整到如波形图d所示的位置，则A、B两个与门都有输出；先是通过与门B输出一个滞后脉冲，后是通过与门A输出一超前脉冲。这样调整的结果使位同步信号