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verilog设计篮球比赛的定时器
篮球比赛的定时器（一个时钟1khz）
module self_timer(clk,reset,pause,light,data,wx); input clk,reset,pause; output light; output[7:0] data; output wx;
reg light; reg[7:0] data; reg wx; reg clk1hz; reg[3:0] s0,s1; reg[2:0] count1; reg [9:0] count0;
always@(posedge clk or negedge reset) begin
if(!reset)
count1=2d0; else
if(count1==2d2) begin
count1=2d0; wx = ~wx; end else
count1=count1+1b1; end
always@(posedge clk or negedge reset) begin
if(!reset)
count0=9d0; else
if(count0==9d50) begin
count0=9d0; clk1hz =~clk1hz; end else
count0=count0+1b1; end
always@(posedge clk1hz or negedge reset or negedge pause) begin
if(!reset) begin
s1=4d2; s0=4d4; end else
if(!pause) begin s1=s1; s0=s0; end else
if(s0==4d0s1==4d0) begin
s1=4d0; s0=4d0; light=1b1; end else
if(s0==4d0) begin
s0=4d9; s1=s1-1b1; end else
s0=s0-1b1; end
always@(wx or s0 or s1) begin
if(wx==1b1) begin
case(s0)
4b0000:data=~8hc0; 4b0001:data=~8hf9; 4b0010:data=~8ha4; 4b0011:data=~8hb0; 4b0100:data=~8h99; 4b0101:data=~8h92; 4b0110:data=~8h82; 4b0111:data=~8hf8;
4b1000:data=~8h80; 4b1001:data=~8h90; default:data=~8hc0; endcase end else
if(wx==1b0) begin
case(s1)
end
endmodule
测试模块
`timescale 1ns/100ps module top;
`define clk_cycle 50 reg clk,reset,pause; wire light; wire[7:0] data; wire wx;
always #`clk_cycle clk=~clk;
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