FPGA实验报告要点.pdfVIP

西南科技大学 实验报告 课程名称： FPGA技术 实验名称 基于 HDL十进制计数、显示系统设计 姓 名： 学 号 : 班 级： 指导教师： 实验题目 一、 实验原理 1、实验内容： 设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段 数码管、发光二极管等进行显示。 图 2.1 系统原理图 2、模块端口信号说明 设计任务表述： 输入信号： clk_50m 系统采样时钟 clk 待计数的时钟 clr 异步清零信号，当 clr =1，输出复位为 0，当 clr=0，正常计数 ena 使能控制信号，当 ena=1，电路正常累加计数，否则电路不工作 输出信号： q[6 ：0] 驱动数码管，显示计数值的个位 COM 共阳级数码管公共端（接地，电路板原理图）