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- 2021-10-19 发布于未知
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电 子 科 技 大 学
实 验 报 告
学生姓名：任彦璟 学 号：2015040101018 指导教师：吉家成 米源 王华
一、实验项目名称：Verilog时序逻辑设计
二、实验目的：
掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。
设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。
设计同步计数器74x163 。
三、实验内容：
1．设计边沿D触发器74x74。
2．设计通用移位寄存器74x19
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