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— PAGE \* Arabic 1 — 数电课设报告1 通过20进制计数器的输出端的E、D信号控制移位寄存器的S0和S1及其ＣＬＲ＇端真值表    七、附录  555的内部结构  555定时器电路是一块介于模与数字电路的一种混合电路，由于这种特殊的地位，故5 55定时电路在报警电路、控制电路得到了广泛的应用。下图为555的内部电路，从图上可以看出，其仅有两个比较器、一个触发器、一个倒相器、放电管和几个电阻构成，由于比较器电路是一个模拟器，而触发器电路为数字电路，故其为混合器件。   555为一8脚封装的器件，其各引脚的名称和作用如下：  1脚—GND,接地脚  2脚—TL,低电平触发端  3脚—Q,电路的输出端  4脚—/R D,复位端，低电平有效  5脚—V_C,电压控制端  6脚—TH,阈值输入端  7脚—DIS，放电端  8脚—V CC,电源电压端，其电压范围为：3～18V  555的功能描述  上图中当V_C不外接电压时，三个电阻对电源电压进行分压，每个电阻上的压降为1/3 V CC,则两个比较器的同相端的输出电压分别为：1/3CC,2/3V CC。从图上可以看出，其555的工作可分为下列3种情况加以讨论：  1.当触发输入端TL输入电压低于1/3V CC而阈值输入端电压大于2/3V CC时,其下面比较器输出为高电平，触发器输出高电平；  2.当触发输入端TL输入电压高于1/3V CC，而阈值输入端电压小于2/3V CC时,其两个比较器输出皆为低电平，触发器输出保持不变；  3.当触发输入端TL输入电压高于1/3V CC而阈值输入端电压大于2/3V CC时,其上面比较器输出为高电平，触发器输出低电平。  当然你在上面讨论时可同时对放电管进行讨论其状态，这里没有讨论，详情可能见有关资料，从上面的讨论，可列出下列表格：  输入输出  TH TL/RD Q放电管状态  ××00导通＞2/3V CC＞1/3V CC10导通  ＜2/3V CC＞1/3V CC1保持不变保持不变  ＞2/3V CC＞1/3V CC10导通  ＜2/3V CC＜1/3V CC11截止  一、芯片名称：同步可预置带清零二进制计数器  二、74LS163芯片的引脚图和引脚说明：   说明一下这些引脚：T和P称之为使能端，相当于计数器的总开关，有点类似于数字锁的总开关。当这两个信号为某个电平时，芯片能够工作，反之则禁止。LD意为加载，就是置数的意思。当它为某个电平时，计数器作置数操作，其他操作禁止。RCO意为脉冲进位输出，当计数满十六时产生进位输出信号。  三、74LS163的逻辑图：   四、74LS163的逻辑符号：   接线时，CK接单脉冲或1Hz时钟脉冲信号。  输出端Q D Q C Q B Q A和RCO接发光二极管。  其余的控制信号和输入信号接逻辑开关，LD和CLR是对低电平有效。  54S194/74S194芯片资料：  54LS194/74LS194  194 为4 位双向移位寄存器，共有54194/74194、  54S194/74S194，54LS194/74LS194 三种线路结构形式。  其主要电特性的典型值如下：  型号fm PD  54194/74194 36MHz 195mW  54S194/74S194 105MHz 425mW  54LS194/74LS194 36MHz 75mW  当清除端（CLEAR）为低电平时，输出端（QA－QD）  均为低电平。  当工作方式控制端（S0、S1）均为高电平时，在时钟（CLOCK）上升沿作用下，并行数据（A－D）被送入  相应的输出端QA－QD。此时串行数据（DSR、DSL）被禁止。  当S0 为高电平、S1 为低电平时，在CLOCK上升沿作  用下进行右移操作，数据由DSR送入。  当S0 为低电平、S1 为高电平时，在CLOCK上升沿作  用下进行操作，数据由DSR送入。  当S0 和S1 均为低电平时，CLOCK 被禁止。对于54 （74）194，只有当CLOCK 为高电平时S0 和S1 才可改变。  逻辑符号：  引出端符号  CLOCK 时钟输入端  CLEAR 清除端（