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如何从零开始构建一个可用的 UVM 验证平台 前面大体说明了 uvm 的结构，类型关系以及启动过程。 现在最关心的大概也就是 uvm 是如何把一串激励发送给被 测对象的了。 对于传统的基于 verilog 的验证平台， 基本套路 就是各种 module 中的 task 相互调用， 最终把激励施加到顶 层模块例化的被测对象中，但是具体步骤各个团队又有挺大 差异。基于 UVM 的平台，本质其实也是这样，但是它把各 种调用关系进行了更严格的限定， 所以所有使用 uvm 的团队， 实现的验证平台都更加相似。下面以之前的 apb/spi 接口为 例具体讲解一下。这里把之前的图再贴过来一下。之前已经 说过有关 sequencer,driver,monitor,env 等的大体功能， 这些 可以被认为是验证平台的硬体，除此之外，还有一些在这之 间流动的软体需要近一步说明一下。 uvm_sequence_item 就 是这种软体最基本的构造单元。比如可以定义 apb 端的 sequence_item, 其中包括读写信息，数据地址这些成员。 class apb_transfer extendsuvm_sequence_item; rand bit[31:0] addr; randapb_direction_enum direction; rand bit[31:0] data; rand intunsigned delay = 0; constraint c_direction { direction inside {APB_READ, APB_WRITE }; } constraint c_delay { delay // 这里需要将其中的变量注册一下，这些后边具体讲 `uvm_object_utils_begin(apb_transfer) `uvm_field_int(addr, UVM_DEFAULT) `uvm_field_enum(apb_direction_enum, direction, UVM_DEFAULT) `uvm_field_int(data, UVM_DEFAULT) `uvm_object_utils_end function new (string name =apb_transfer); super.new(name); endfunction //对其他方法没有进行特别的设定 endclass : apb_transfer 比 uvm_sequence_item 稍微高一层 极的信息单元是 uvm_sequence ，这个可以认为是一连串的 uvm_sequence_item ，可以表达一个完整的操作，下面是读 fifo 的一个例子。 class read_rx_fifo_seq extends uvm_sequence#(apb_pkg::apb_transfer); // 此类从 uvm_sequence 派生得到， uvm_sequence 是一个 参数化的类，这里类型赋值为 apb_transfer ，它被定义在 apb_pkg 这个包中 functionnew(string name=read_rx_fifo_seq); super.new(name); endfunction // Re