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第5章 Nios II 外围设备 ------?SOPC技术与应用? 北京航空航天大学出版社出版 周立功 等编著 主要内容 本章介绍了Nios II处理器常用外围设备(Peripherals)内核的特点、配置以及软件编程，供读者在使用这些外设定制Nios II系统时查阅。这些外设都是以IP核的形式提供给用户的,用户可以根据实际需要把这些IP核集成到Nios II系统中去。 主要介绍： 硬件结构； 内核的特性核接口； SOPC Builder中各内核的配置选项； 软件编程。 第5章 目录 5.1 并行输入/输出(PIO)内核 5.2 SDRAM控制器内核 5.3 CFI(通用Flash)控制器内核 5.5 EPCS控制器内核 5.5 定时器内核 5.6 UART内核 5.7 JTAG_UART内核 5.8 SPI内核 5.9 DMA内核 5.10 带Avalon接口的互斥内核 5.11 带Avalon接口的邮箱内核 5.12 System ID内核 第5章 目录 5.1 并行输入/输出(PIO)内核 5.2 SDRAM控制器内核 5.3 CFI(通用Flash)控制器内核 5.5 EPCS控制器内核 5.5 定时器内核 5.6 UART内核 5.7 JTAG_UART内核 5.8 SPI内核 5.9 DMA内核 5.10 带Avalon接口的互斥内核 5.11 带Avalon接口的邮箱内核 5.12 System ID内核 5.1 并行输入/输出内核 并行输入/输出内核(PIO内核①)提供Avalon从控制器端口和通用I/O口②间的存储器映射接口。PIO内核提供简单的I/O访问用户逻辑或外部设备，例如： 控制LED 读取开关量 控制显示设备 配置并且与片外设备通信 说明： SOPC Builder中提供了PIO内核，可以很容易将PIO内核集成到SOPC Builder生成的系统中。 通用I/O端口既连接到片内逻辑又连接到外部设备的FPGA I/O管脚。 5.1 并行输入/输出内核 PIO内核简介 最多32个I/O端口 CPU 内核 存放器 Nios II 系统 Pio[31] Pio[30] Pio[29] Pio[3] Pio[2] Pio[1] Pio[0] Pio[7] Pio[6] Pio[5] Pio[5] Pio[3] Pio[2] Pio[1] Pio[0] 端口数可设置 每个Avalon接口的PIO内核可提供32个I/O端口且端口数可设置，用户可以添加一个或多个PIO内核。CPU通过I/O存放器控制I/O端口的行为。I/O口可以配置为输入、输出和三态，还可以用来检测电平事件和边沿事件。 CPU通过存放器控制I/O端口行为 PIO内核结构框图 5.1 并行输入/输出内核 PIO内核存放器描述 偏移量 寄存器名称 R/W (n-1) … 2 1 0 0 数据寄存器 读访问 R 读入输入引脚上的逻辑电平值 写访问 W 向PIO输出口写入新值 1 方向寄存器① R/W 控制每个I/O口的输入输出方向。 0：输入；1：输出。 2 中断屏蔽寄存器 ① R/W 使能或禁止每个输入端口的IRQ。 1：中断使能；0：禁止中断。 3 边沿捕获寄存器 ①② R/W 当边沿事件发生时对应位置1。 注： ① 该存放器是否存在取决于硬件的配置。如果该存放器不存在，那么读存放器将返回未定义的值，写存放器无效。 ② 写任意值到边沿捕获存放器将去除所有位为0。 “① 该存放器是否存在取决于硬件的配置。如果该存放器不存在，那么读存放器将返回未定义的值，写存放器无效。〞 5.1 并行输入/输出内核 － PIO 内 核 配 置 选 项 双击 5.1 并行输入/输出内核 － PIO 内 核 配 置 选 项 Basic Settings 选项卡 I/O口宽度：可设置为1～32的任何整数值。 Direction 中文描述 Bidirectional(tri-state) ports 双向(三态)端口 Input ports only 仅为输入端口 Output ports only 仅为输出端口 Both input and output ports 输入和输出端口 5.1 并行输入/输出内核 － PIO 内 核 配 置 选 项 Basic Settings 选项卡 Direction 中文描述 Bidirectional(tri-state) ports 双向(三态)端口 Input ports only 仅为输入端口 Output ports only 仅为输出端口 Both input and output ports 输入和输出端口 5.1 并行输入/输出内核 － PIO 内 核 配 置