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FPGA工程师面试题集锦 -1 1、同步电路和异步电路的区别是什么 ?( 仕兰微电子 ) 2 、什么是同步逻辑和异步逻辑 ?( 汉王笔试 ) 同步逻辑是时钟之间有固定的因果关系 . 异步逻辑是各时钟之间没有固定的因果关系 . 3 、什么是 线与 逻辑 , 要实现它 , 在硬件特性上有什么具体要求 ?( 汉王笔试 ) 线与逻辑是两个输出信号相连可以实现与的功能 . 在硬件上 , 要用 oc 门来实现 , 由于不用 oc 门可能使灌电流过大 , 而烧坏逻辑门 . 同时在输出端口应加一个上拉电阻 . 4、什么是 Setup 和 Holdup 时间 ?( 汉王笔试 ) 5 、setup 和 holdup 时间 , 区别 .( 南山之桥 ) 6、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化 .( 未知 ) 7、解释 setup 和 hold time violation, 画图说明 , 并说明解决办法 .( 威盛 VIA 2003.11.06 上海笔试试题 ) Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求 . 建立时间是指触发 器的时钟信号上升沿到来以前 , 数据稳定不变的时间 . 输入信号应提前时钟上升沿 ( 如上升沿 有效 )T 时间到达芯片 , 这个 T 就是建立时间 -Setup time. 如不满足 setup time, 这个数据就 不能被这一时钟打入触发器 , 只有在下一个时钟上升沿 , 数据才能被打入触发器 . 保持时间 是指触发器的时钟信号上升沿到来以后 , 数据稳定不变的时间 . 如果 hold time 不够 , 数据同 样不能被打入触发器 . 建立时间 (Setup Time) 和保持时间 (Hold time). 建立时间是指在时钟边沿前 , 数据信 号需要 保持不变的时间 . 保持时间是指时钟跳变边沿后数据信号需要保持不变的时间 . 如果不满足 建立和保持时间的话 , 那么 DFF将不能正确地采样到数据 , 将会出现 metastability 的情况 . 如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间, 那么超过量就分别被 称为建立时间裕量和保持时间裕量 . 8、说说对数字逻辑中的竞争和冒险的理解 , 并举例说明竞争和冒险怎样消除 .( 仕兰微 电子 ) 9 、什么是竞争与冒险现象 ?怎样判断 ?如何消除 ?( 汉王笔试 ) 在组合逻辑中 , 由于门的输入信号通路中经过了不同的延时 , 导致到达该门的时间不一致叫 竞争 . 产生毛刺叫冒险 . 如果布尔式中有相反的信号则可能产生竞争和冒险现象 . 解决方法 : 一是添加布尔式的消去项 , 二是在芯片外部加电容 . 10、你知道那些常用逻辑电平 ?TTL 与 COMS电平可以直接互连吗 ?( 汉王笔试 )